特許

J-GLOBAL ID：200903021487179399

半導体装置および半導体装置の製造方法

発明者： 関根 誠 ,  神山 聡
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平6-274826
公開番号（公開出願番号）：特開平8-139288
出願日： 1994年11月09日
公開日（公表日）： 1996年05月31日
要約：

【要約】【目的】 粗面タングステン膜を形成し、下部電極の表面を増加させると同時に、リーク電流特性の優れた容量素子を形成することのできる半導体装置の製造方法および半導体装置を実現すること。【構成】 DRAM等の超LSIに用いられる容量素子部の形成工程を、ポリシリコンからなる下部電極表面上へ、薄膜かつ粗面のタングステン膜を化学気相成長法により選択的に形成、容量絶縁膜を形成、容量絶縁膜を形成させる工程、この容量絶縁膜を緻密化処理する工程および金属元素からなる上部電極を形成する工程により行うものである。

請求項（抜粋）：

容量素子部を備えた半導体装置の製造方法であって、容量素子部の下部電極であるポリシリコンあるいはアモルファスシリコン表面の自然酸化膜を除去する第1の工程と、前記第1の工程により自然酸化膜が除去された前記下部電極と高融点金属のハロゲンガスとを反応させて、下部電極を選択的に高融点金属あるいは高融点金属のシリサイドで置換する第2の工程と、前記第2の工程により形成された下部電極の高融点金属あるいは高融点金属のシリサイドに置換された部分をシランガスに暴露した後に、再び高融点金属のハロゲンガスをシランガスあるいは水素で還元することにより粗な結晶粒を下部電極表面に選択的に堆積させることを少なくとも1回以上行う第3の工程と、前記下部電極上に容量絶縁膜を形成する第4の工程と、前記第4の工程にて形成された容量絶縁膜を緻密化し、かつ、窒化する第5の工程と、前記第5の工程により緻密化され、窒化された前記容量絶縁膜上に上部電極を形成する第6の工程と、を有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 651 ,  H01L 27/04 C ,  H01L 27/10 621 B