特許
J-GLOBAL ID：200903021490035489
スタテイツクメモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平3-262842
公開番号（公開出願番号）：特開平5-003299
出願日： 1991年09月13日
公開日（公表日）： 1993年01月08日
要約：
【要約】【目的】 ゲートサイズを大きくしたりあるいはこれを製造時のばらつきが増大する程度に小さくすることなく、メモリセルのドライバMOSFETとアクセスMOSFETとのレシオ(両トランジスタの電流供給能力比)を大きくとれるようにして、チップサイズの増大や製造余裕の低下を招くことなくメモリセルの動作安定性を向上させる。【構成】 1対のドライバMOSFETと、各ドライバMOSFETのドレインと電源との間に接続された2本の負荷抵抗と、各ドライバMOSFETのドレインとビット線との間に接続された、ゲートがワード線に接続された2個のアクセスMOSFETと、を有するメモリにおいて、アクセスMOSFETのゲート酸化膜3bの膜厚をドライバMOSFETのゲート酸化膜の膜厚より厚くする。
請求項（抜粋）：
複数のメモリセルを有し、各メモリセルが、ゲートとドレインとが交差接続された1対のドライバMOSFETと、各ドライバMOSFETのドレインと電源との間にそれぞれ接続された2つの負荷素子と、各ドライバMOSFETのドレインと1対のビット線との間にそれぞれ接続され、ゲートがワード線に接続された2つのアクセスMOSFETと、を構成要素としているスタティックメモリにおいて、前記ドライバMOSFETのゲートの縦横比は前記アクセスMOSFETのゲートのそれより大きく設定され、かつ前記ドライバMOSFETの利得係数と前記アクセスMOSFETの利得係数との比は前記ドライバMOSFETのゲートの縦横比と前記アクセスMOSFETのゲートの縦横比との比より大きく設定されていることを特徴とするスタティックメモリ。
IPC (2件)：
H01L 27/10 481
, H01L 27/04
