特許

J-GLOBAL ID：200903021500809020

半導体装置の製造方法

発明者： 八木 巖
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2005-304046
公開番号（公開出願番号）：特開2007-115805
出願日： 2005年10月19日
公開日（公表日）： 2007年05月10日
要約：

【課題】保護膜の構成材料や成膜方法によらずに、基板上に設けた半導体薄膜層に対してダメージを与えることなく、この半導体薄膜層を保護膜で覆った構成の半導体装置を得ることが可能な製造方法を提供する。【解決手段】第1基板1の一主面上に剥離層3介して保護膜5を形成し、保護膜5上にソース/ドレイン電極7を形成する。これらを覆う状態で保護膜5上に半導体薄膜層9を形成する。一方、第2基板11上にゲート電極13を形成し、これをゲート絶縁膜15で覆う。半導体薄膜層9の成膜表面を貼り合わせ面とし、かつ保護膜5と半導体薄膜層9とを狭持する状態で第1基板1と第2基板11とを貼り合わせる。【選択図】図1

請求項（抜粋）：

基板上に形成された半導体薄膜層を覆う状態で保護膜が設けられた半導体装置の製造方法であって、 第1基板の一主面上に保護膜を形成する第1工程と、 第2基板の一主面上または前記保護膜上に半導体薄膜層を形成する第2工程と、 前記半導体薄膜層の成膜表面を貼り合わせ面とし、かつ前記保護膜と半導体薄膜層とを狭持する状態で前記第1基板と第2基板とを貼り合わせる第3工程と を行うことを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 21/336 ,  H01L 29/786 ,  H01L 21/02 ,  H01L 27/12 ,  H01L 21/762 ,  H01L 51/05 ,  H01L 51/40

FI (7件)：

H01L29/78 627D ,  H01L29/78 619A ,  H01L27/12 B ,  H01L21/76 D ,  H01L29/78 618B ,  H01L29/28 100A ,  H01L29/28 390

Fターム (62件)：

5F032AA91 ,  5F032CA05 ,  5F032CA09 ,  5F032CA16 ,  5F032DA02 ,  5F032DA06 ,  5F032DA07 ,  5F032DA09 ,  5F032DA10 ,  5F032DA21 ,  5F032DA24 ,  5F032DA71 ,  5F032DA74 ,  5F110AA26 ,  5F110BB01 ,  5F110CC03 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD04 ,  5F110DD05 ,  5F110DD11 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE07 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF27 ,  5F110FF29 ,  5F110FF36 ,  5F110GG05 ,  5F110GG42 ,  5F110GG43 ,  5F110GG44 ,  5F110GG58 ,  5F110HK01 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK07 ,  5F110HK32 ,  5F110HK33 ,  5F110HK34 ,  5F110HK42 ,  5F110HL07 ,  5F110NN02 ,  5F110NN03 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN40 ,  5F110QQ14 ,  5F110QQ16