特許

J-GLOBAL ID：200903021539681918

不揮発性半導体記憶装置

発明者： 佐藤 信司
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-187022
公開番号（公開出願番号）：特開2001-015717
出願日： 1999年06月30日
公開日（公表日）： 2001年01月19日
要約：

【要約】【課題】微細化を進めても、チャネル電位の低下による誤書き込みを抑制できる不揮発性半導体記憶装置を提供することを目的としている。【解決手段】NAND型EEPROMにおいて、ビット線BL1,BL2と平行に位置する配線CS1,CS2を新たに設け、且つこの配線をSTI構造の素子分離領域中に埋め込むように配置し、書き込み時に所定の電位Vcs(Vcc<Vcs<Vpass)を与えることによって、非選択セルが誤って書き込まれるのを低減することを特徴としている。上記配線は、素子分離領域を挟んで隣り合う拡散層、及びチャネル領域間の容量を低減するチャネルシールド線として働き、書き込み動作時(セルフブースト及びローカルセルフブースト書き込み方式)の非選択ビット線に接続されているメモリセルのチャネル電位を大きくする。

請求項（抜粋）：

複数のNANDセルユニットを有し、各NANDセルユニットは、直列接続された複数のメモリセルからなるNANDセル列と、前記NANDセル列の一端または両端に接続されるセレクトゲートトランジスタとを備える不揮発性半導体記憶装置において、前記ビット線と平行に配置され、所定の電圧が印加される配線を備え、この配線は前記メモリセルが形成される半導体基板の表面よりも深い位置に形成されることを特徴とする不揮発性半導体記憶装置。

IPC (6件)：

H01L 27/115 ,  G11C 11/41 ,  G11C 16/02 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 27/10 434 ,  G11C 11/40 ,  G11C 17/00 611 A ,  H01L 29/78 371

Fターム (51件)：

5B015JJ11 ,  5B015KB89 ,  5B015KB91 ,  5B015NN07 ,  5B015PP02 ,  5B015PP06 ,  5B025AA02 ,  5B025AC03 ,  5B025AD04 ,  5B025AD14 ,  5B025AE08 ,  5F001AA25 ,  5F001AA43 ,  5F001AA63 ,  5F001AB08 ,  5F001AC01 ,  5F001AD12 ,  5F001AD53 ,  5F001AD60 ,  5F001AE02 ,  5F001AE08 ,  5F001AF24 ,  5F083EP23 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083ER23 ,  5F083GA15 ,  5F083JA04 ,  5F083JA32 ,  5F083JA35 ,  5F083JA36 ,  5F083JA40 ,  5F083JA47 ,  5F083JA53 ,  5F083JA56 ,  5F083KA17 ,  5F083LA04 ,  5F083LA05 ,  5F083LA11 ,  5F083LA28 ,  5F083MA06 ,  5F083MA16 ,  5F083NA01 ,  5F083PR03 ,  5F083PR06 ,  5F083PR10 ,  5F083PR12 ,  5F083PR21 ,  5F083PR36 ,  5F083PR40