特許
J-GLOBAL ID：200903021577550053
メモリセル及びメモリセルを形成するための方法
発明者：
出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-330032
公開番号（公開出願番号）：特開2000-164833
出願日： 1999年11月19日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 個別キャパシタ間、各キャパシタとビット線及びワード線との間のスペースとの競合を低減すること。【解決手段】 DRAMで使用するメモリセルは、半導体基板の上側の表面のソース及びドレイン領域間に形成されている。トレンチは、ゲート誘電体として使用するのに適した層と整列されており、ゲート電極として使用されるドーピングされたポリシリコンで部分的に充填されている。トレンチの導電性充填部のレベルは、半導体基板の表面の下側であり、レベルの差は、シリコン酸化膜で充填されている。ゲート導電体に交差接続されたワード線は、同様に、半導体基板の上側の表面のレベルの下側である。
請求項（抜粋）：
ダイナミックランダムアクセスメモリを形成するメモリセルのアレイ内に使用されるストレージキャパシタと直列接続されたトランジスタを有するメモリセルにおいて、上側の表面を有する一方の導電型の半導体基板を有しており、トランジスタのソース及びドレインとして使用されるのに適していて、当該半導体基板の導電型とは逆の導電型の第1及び第2の領域を有しており、該第1及び第2の領域は、当該半導体基板内に形成され、且つ、前記半導体基板の部分によって離隔されて、それぞれ、前記上側の表面の部分を含む当該半導体基板の部分を有しており、前記半導体基板内の、前記離隔された各領域間の中間領域内に溝(トレンチ)を有しており、該溝(トレンチ)は、導電性の充填部を有しており、該導電性の充填部のレベルは、前記半導体基板の前記上側の表面のレベルの下側であり、前記導電性の充填部は、前記トランジスタのゲート誘電体として使用するのに適していて、上側の誘電層を有しており、ストレージキャパシタを有しており、該ストレージキャパシタは、下側プレートとして使用されるソース領域上の導電層と、前記下側プレートの上側のキャパシタ誘電体用に適した材料の層と、前記上側プレートとして使用される前記キャパシタ誘電体上の導電層とを含む前記半導体基板上に設けられていることを特徴とするメモリセル。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 671 B
, H01L 27/10 651
