半導体記憶装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：稲岡耕作 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-128992
公開番号（公開出願番号）：特開平5-326978
出願日： 1992年05月21日
公開日（公表日）： 1993年12月10日
要約：

【要約】【構成】半導体基板20上にはトンネル酸化膜25を介して、フローティングゲート26、ワードラインWLとなるコントロールゲート28および絶縁層30などからなるゲート構造体29が形成されている。ソース領域22はゲート構造体29をマスクとして自己整合的に形成されている。ゲート構造体29の側部にはサイドウォール31が被着されている。ソース領域22上にはサイドウォール31により自己整合的に形成されたソースコンタクト孔32が形成されており、このソースコンタクト孔32を介してソースラインSLがソース領域22に接触している。すなわち、ソースラインSLはソース領域22を挟んで隣接するワードラインWL間の半導体基板20上に形成された導電性膜で構成されている。【効果】ソースラインを半導体基板内の不純物拡散層で構成する場合よりも、ワードラインWL間の距離を短縮できる。高集積化および小型化が図られる。

請求項（抜粋）：

ソース領域およびドレイン領域ならびにソース領域およびドレイン領域に挟まれたチャネル領域を有するメモリセルを半導体基板上にアレイ状に複数個配列して構成され、所定方向に配列されたメモリセルを制御すべくそれらに沿って形成されたワードライン、上記所定方向に配列されたメモリセルの上記ソース領域を共通接続するソースラインおよび上記所定方向と交差する方向に配列されたドレイン領域を共通接続するビットラインを有するとともに、上記ソース領域が上記ビットライン方向に隣接するメモリセルにより共有されている半導体記憶装置において、上記ソース領域は隣接するワードライン間の領域の半導体基板に形成されており、上記ソースラインは、上記ワードライン方向に配列された複数のメモリセルの各ソース領域を接続するように上記半導体基板上にパターン形成された導電性膜で構成されていることを特徴とする半導体記憶装置。

IPC (3件)：

H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L 29/78 371 , H01L 27/10 434

引用特許：

審査官引用 (3件)

特開昭62-210678
特開平3-126266
特開平3-209766

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