特許

J-GLOBAL ID：200903021615257110

半導体パネルの製造方法

発明者： 東 俊明
出願人/特許権者： カシオ計算機株式会社
代理人 (1件)： 花輪 義男
公報種別：公開公報
出願番号（国際出願番号）：特願2002-011182
公開番号（公開出願番号）：特開2003-218355
出願日： 2002年01月21日
公開日（公表日）： 2003年07月31日
要約：

【要約】【課題】 薄膜トランジスタのしきい値電圧Vthがプラス側にシフトしないようにする。【解決手段】 画素電極33等を含むオーバーコート膜59上に形成されたレジスト膜64のうち、走査パッド38および画素電極33に対応する部分に開口部65、66を形成し、反応性イオンエッチングを行う。すると、開口部65内のオーバーコート膜49およびゲート絶縁膜42が除去され、走査パッド38が露出される。このとき、開口部65の存在により、半導体薄膜43のゲート絶縁膜42との界面側にプラスの電荷が発生するが、開口部66の存在により、半導体薄膜43のオーミックコンタクト層46との界面側にマイナスの電荷が発生し、互いに相殺される。この結果、半導体薄膜43のゲート絶縁膜42との界面側に発生したプラスの電荷は、そのままトラップされることはない。従って、薄膜トランジスタ34のしきい値電圧Vthがプラス側にシフトしないようにすることができる。

請求項（抜粋）：

薄膜トランジスタおよび該薄膜トランジスタのゲート電極に接続された走査ラインが絶縁膜で覆われ、前記走査ラインに接続された走査パッドが前記絶縁膜に形成された開口部を介して露出された半導体パネルの製造方法であって、前記絶縁膜上に金属パターンを前記薄膜トランジスタのドレイン電極またはソース電極に接続させて形成し、前記走査パッドおよび前記金属パターンに対応する領域を除く領域における前記絶縁膜上にレジスト膜を形成し、この状態で前記絶縁膜に前記走査パッドを露出させるための前記開口部をエッチングガスを用いたドライエッチングにより形成することを特徴とする半導体パネルの製造方法。

IPC (3件)：

H01L 29/786 ,  H01L 21/3213 ,  H01L 21/336

FI (4件)：

H01L 29/78 612 C ,  H01L 29/78 623 A ,  H01L 21/88 D ,  H01L 29/78 612 D

Fターム (33件)：

5F033GG04 ,  5F033HH08 ,  5F033HH38 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ37 ,  5F033RR06 ,  5F033VV07 ,  5F033VV15 ,  5F033XX00 ,  5F110AA08 ,  5F110AA14 ,  5F110AA26 ,  5F110BB01 ,  5F110CC07 ,  5F110DD02 ,  5F110EE03 ,  5F110EE06 ,  5F110EE37 ,  5F110FF03 ,  5F110GG02 ,  5F110GG15 ,  5F110GG35 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HL07 ,  5F110HM19 ,  5F110NN02 ,  5F110NN12 ,  5F110NN24 ,  5F110QQ04