特許

J-GLOBAL ID：200903021617790494

半導体装置の製造方法及びレジストパターンの形成方法

発明者： 山本 源 ,  武智 敏
出願人/特許権者： 富士通株式会社
代理人 (1件)： 廣田 浩一
公報種別：公開公報
出願番号（国際出願番号）：特願2002-248379
公開番号（公開出願番号）：特開2004-087900
出願日： 2002年08月28日
公開日（公表日）： 2004年03月18日
要約：

【課題】壁面を平滑化しラフネスを低減したレジストパターンを用いて高精細なパターニングを可能とした半導体装置の製造方法等の提供。【解決手段】下地層上にレジストパターンを形成する工程と、レジストパターンの表面にレジストパターン平滑化材料を塗布した後、加熱し、現像することを含み、塗布の厚み及び加熱の温度の少なくともいずれかを調整することにより、レジストパターンにおける少なくとも壁面を平滑化させる工程と、平滑化されたレジストパターンを用いてエッチングにより下地層をパターニングする工程とを含む半導体装置の製造方法。平滑化したレジストパターンの最大開口寸法Dmax(nm)及び最小開口寸法Dmin(nm)が、目的開口寸法D(nm)に対し±5%以内の態様、平滑化したレジストパターンの平均開口寸法Dav.(nm)が、Dav.(nm)≧D(nm)×(90/100)、を満たす態様などが好ましい。【選択図】 図4

請求項（抜粋）：

下地層上にレジストパターンを形成するレジストパターン形成工程と、該レジストパターンの表面にレジストパターン平滑化材料を塗布した後、加熱し、現像することを含み、前記塗布の厚み及び前記加熱の温度の少なくともいずれかを調整することにより、前記レジストパターンにおける少なくとも壁面を平滑化させるレジストパターン壁面平滑化工程と、該平滑化されたレジストパターンを用いてエッチングにより前記下地層をパターニングするパターニング工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L21/027 ,  G03F7/40

FI (2件)：

H01L21/30 570 ,  G03F7/40 511

Fターム (5件)：

2H096AA25 ,  2H096HA05 ,  2H096JA04 ,  2H096LA30 ,  5F046LA18