特許

J-GLOBAL ID：200903021631533798

LSIシミュレーション回路およびLSIシュミレーション方法

発明者： 鴨川 忠司
出願人/特許権者： 日本電気エンジニアリング株式会社
代理人 (1件)： 佐藤 勝春
公報種別：公開公報
出願番号（国際出願番号）：特願平11-277485
公開番号（公開出願番号）：特開2001-099895
出願日： 1999年09月29日
公開日（公表日）： 2001年04月13日
要約：

【要約】【課題】 低速動作論理回路と高速動作論理回路が混在するLSIにおけるシミュレーション用入力テストパターンの入力時間の短縮を図る。【解決手段】 速度変換部(1)は、通常動作時には、低速CLKに同期したレジスタ設定用入力データ(6)を高速CLKに乗せ替えて設定用レジスタ部(7)に設定する。低速動作論理回路検証時には、レジスタ設定用入力データ(6)として低速テストパターンを入力し低速動作論理回路の速度変換部(1)から出力されたテストパターンを、セレクタ部(2)にて選択し後段の回路へ出力する。一方、高速動作論理回路検証時には、レジスタ設定用入力データ(6)としての高速テストパターンをバイパス信号(5)からセレクタ部(2)へ直接に入力する。セレクタ部(2)は、セレクタ部制御信号(3)によって、速度変換部(1)の出力、またはバイパス信号(5)を選択し後段の回路へ出力する。

請求項（抜粋）：

動作モードおよび動作に必要なパラメータが予め設定され高速クロックで動作する高速動作論理回路と、外部からの入力によって前記動作モードおよび前記パラメータを前記高速動作論理回路に設定する低速クロックで動作する低速動作論理回路と、該低速動作論理回路への入力データを直接に出力する該低速動作論理回路のバイパスと、外部制御信号に応答して前記低速動作論理回路からの出力と前記バイパスからの出力との内のいずれかを前記高速動作論理回路に選択出力するセレクタ部とを含むことを特徴とするLSIシミュレーション回路。

IPC (5件)：

G01R 31/28 ,  G01R 31/3183 ,  G06F 11/22 310 ,  G06F 17/50 ,  H01L 21/82

FI (5件)：

G06F 11/22 310 B ,  G01R 31/28 F ,  G01R 31/28 Q ,  G06F 15/60 664 P ,  H01L 21/82 T

Fターム (20件)：

2G032AB20 ,  2G032AC09 ,  2G032AD05 ,  2G032AD07 ,  2G032AG07 ,  2G032AG10 ,  2G032AK03 ,  2G032AK14 ,  5B046AA08 ,  5B046BA03 ,  5B046JA05 ,  5B048AA20 ,  5B048DD05 ,  5B048DD15 ,  5F064BB02 ,  5F064BB18 ,  5F064BB19 ,  5F064DD39 ,  5F064EE54 ,  5F064HH09