特許

J-GLOBAL ID：200903021640954070

出力遅延調整回路

発明者： 古閑 芳和
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-360240
公開番号（公開出願番号）：特開2001-177386
出願日： 1999年12月20日
公開日（公表日）： 2001年06月29日
要約：

【要約】 (修正有)【課題】 クロック動作される複数の出力回路の各出力端子間におけるAC特性の変動を最小限に抑え、かつ出力回路の動作直後からAC特性の変動を抑制することを可能にする。【解決手段】 入力信号Aを所要の遅延時間をもって出力する出力回路であって、入力信号AをラッチするためのF/F回路1と、システムクロックCLKから遅延量の異なる複数の遅延クロックC0〜C3と遅延量が最大の比較基準クロックMAX-DELAYとを生成する遅延クロック生成回路2と、前記複数の遅延クロックを選択してF/F回路1のラッチ入力クロックDCLKとするクロック選択回路4と、出力回路の出力信号POAと比較基準クロックMAX-DELAYの位相差を検出し、その位相差に基づいてクロック選択回路4でのクロック選択を制御する信号UPを出力する位相差検出回路3を含む遅延調整回路11を備える。

請求項（抜粋）：

入力信号を所要の遅延時間をもって出力する出力回路であって、前記入力信号をラッチするためのラッチ手段と、基準となるクロックから遅延量の異なる複数の遅延クロックと遅延量が最大の比較基準クロックとを生成する遅延クロック生成手段と、前記複数の遅延クロックを選択して前記ラッチ手段のラッチ入力クロックとするクロック選択手段と、前記出力回路の出力信号と前記比較基準クロックの位相差を検出し、その位相差に基づいて前記クロック選択手段でのクロック選択を制御する位相差検出手段とを含む遅延調整回路を備え、前記ラッチ手段は前記ラッチ入力クロックをスルーして前記出力回路から出力させるように構成され、前記位相差検出手段は前記出力信号が前記比較基準クロックよりも遅延されているときに前記クロック選択手段を駆動する位相差検出信号を出力し、前記クロック選択手段は前記位相差検出信号を受けて前記遅延クロック生成手段から遅延量の大きい順に前記遅延クロックを選択することを特徴とする出力遅延調整回路。

IPC (6件)：

H03K 5/135 ,  G06F 1/10 ,  G06F 1/12 ,  G06F 13/42 350 ,  H03L 7/00 ,  H03L 7/081

FI (6件)：

H03K 5/135 ,  G06F 13/42 350 B ,  H03L 7/00 D ,  G06F 1/04 330 A ,  G06F 1/04 340 D ,  H03L 7/08 J

Fターム (31件)：

5B077AA01 ,  5B077FF11 ,  5B077GG15 ,  5B079BA20 ,  5B079BC03 ,  5B079CC02 ,  5B079DD06 ,  5B079DD20 ,  5J001BB05 ,  5J001BB08 ,  5J001BB10 ,  5J001BB11 ,  5J001BB12 ,  5J001BB13 ,  5J001BB22 ,  5J001CC00 ,  5J001DD09 ,  5J106AA04 ,  5J106CC21 ,  5J106CC58 ,  5J106CC59 ,  5J106DD05 ,  5J106DD17 ,  5J106DD24 ,  5J106DD26 ,  5J106DD42 ,  5J106DD43 ,  5J106DD48 ,  5J106GG10 ,  5J106HH10 ,  5J106KK12