特許

J-GLOBAL ID：200903021662920943

マスタースライス半導体装置

発明者： 大川 和彦
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 鈴木 喜三郎 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-167854
公開番号（公開出願番号）：特開平6-013589
出願日： 1992年06月25日
公開日（公表日）： 1994年01月21日
要約：

【要約】【目的】ゲートアレイ構造を有するマスタースライス半導体装置において、マクロセルの配置及びマクロセル間配線に制限を与えることなく、配線効率の向上及び電源電位の安定化をはかる。また格子状電源配線の中央付近での電源電位の測定を可能とし、逆に電位を供給することも可能とする。【構成】基本セル間に配置されたP+,N+ストッパーをそれぞれ適当な間隔でゲート電極と同層からなる配線帯に置き換え、配線として使用する。またこの配線帯を基本セル内および基本セル列間で接続し、電源配線として使用する。さらに配線帯をチップ中央部付近の基本セル列間に配置し一端を格子状電源配線の中央部と接続し、他端を基本セル領域と入出力セル領域間で金属配線と接続してパッドと接続する。

請求項（抜粋）：

入出力セルが複数個配列されて外部セル領域をなし、基本セルが第1の方向に複数個配列されて基本セル列をなし、前記基本セル列が前記第1の方向に垂直な第2の方向に複数列配置されて内部セル領域をなし、複数の前記基本セルと複数層からなる金属配線層によりマクロセルが構成されて論理をなすマスタースライス半導体装置において、前記基本セルは、互いにソース・ドレイン領域を共有する複数個の第1導電型の第1のMIS電界効果トランジスタ(以下MISFET)群と、互いにソース・ドレイン領域を共有する複数個の第2導電型の第2のMISFET群とからなり、隣接する前記基本セルの第1導電型のMISFET群との間には第2導電型の不純物拡散領域が配置され、隣接する基本セルの第2導電型のMISFET群との間には第1導電型の不純物拡散領域が形成され、前記基本セル列は、間隔をおいて、前記第1の不純物拡散領域の配置されるべき領域に前記第1のMISFET群のゲート電極と同一層からなる第1の配線帯を配置し、間隔をおいて、前記第2の不純物拡散領域の配置されるべき領域に前記第2のMISFET群のゲート電極と同一層からなる第2の配線帯を配置したことを特徴とするマスタースライス半導体装置。

IPC (2件)：

H01L 27/118 ,  H01L 27/04