特許
J-GLOBAL ID：200903021692530570
コア基板とその製造方法、および多層配線基板
発明者：
,
出願人/特許権者：
代理人 (1件)：
金山 聡
公報種別：公開公報
出願番号（国際出願番号）：特願2002-299665
公開番号（公開出願番号）：特開2004-134679
出願日： 2002年10月11日
公開日（公表日）： 2004年04月30日
要約：
【課題】ア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続用の外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板であ、近年の益々の半導体素子の高密度化、高機能化に伴なう半導体素子の多端子化に対応でき、且つ、従来のめっきスルホールのみを配設した多層配線基板のビルドアップ層の積層数に比べ、ビルドアップ層の積層数を少なくて済む、多層配線基板を提供する。また、このような配線基板に用いられるコア基板とその製造方法を提供する。【解決手段】充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、且つ、充填スルホール部は、半導体パッケージにおける信号線の一部となり、めっきスルホール部は、半導体パッケージにおける電源線ないしグランド線の一部となるものである。そして、充填スルホール部は、内径が0. 05mm〜0. 15mm、ピッチが0. 15mm〜0. 3mmの範囲である。【選択図】 図1
請求項（抜粋）：
コア基板の両面に複数のビルドアップ層を備え、一方の面にはフリップチップ方式により半導体チップを搭載するための接続パッドを有し、他方の面には外部回路と接続するための外部接続端子を有するビルドアップ型の半導体パッケージ用の多層配線基板に使用する、コア基板であって、充填した導電性ペースト硬化物により表裏の導通をとる充填スルホール部と、スルホールめっきにより表裏の導通をとるめっきスルホール部とを設け、且つ、充填スルホール部は、半導体パッケージにおける信号線の一部となり、めっきスルホール部は、半導体パッケージにおける電源線ないしグランド線の一部となるものであることを特徴とするコア基板。
IPC (3件)：
H01L23/12
, H05K1/11
, H05K3/40
H01L23/12 N
, H01L23/12 501B
, H05K1/11 H
, H05K3/40 D
5E317AA24
, 5E317CC25
, 5E317CC32
, 5E317GG14
