特許

J-GLOBAL ID：200903021702896617

シングルチップマイクロプロセッサのテスト回路

発明者： 石田 隆二
出願人/特許権者： 日本電気株式会社
代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平7-220959
公開番号（公開出願番号）：特開平9-062533
出願日： 1995年08月30日
公開日（公表日）： 1997年03月07日
要約：

【要約】【課題】 シングルチッププロセッサにおいて、命令メモリとしてROMを有する場合、このROMにテスト用命令コードを予め格納しておくことなく、テストを行うようにする。【解決手段】 外部からの供給命令に従ってテストを行う場合、データ入力端子からデータ入力ポート105 を介してマルチプレクサ108 へこの命令を供給し、マルチプレクサ108 でこの命令を選択してデコーダ106 へ出力する。このデコーダにより命令をデコードして実行を行う。データRAM103 のアドレスはデータポインタ104 の出力とし、この命令の実行に伴うデータをRAM103 に格納する。このRAM自身のテストを行う時は、予めデータ入力ポートからテスト用命令を取込みRAMへ書込んでおく。その後、RAMのアドレスをプログラムカウンタ102 の出力に切換えて順次RAMから命令を読出し、この読出し命令をマルチプレクサ108 を介してデコーダ106 へ供給して命令実行をなす。

請求項（抜粋）：

命令を格納した命令格納手段と、この命令格納手段のアドレスを指定する第1のアドレス指定手段と、データを格納するためのデータ格納手段と、このデータ格納手段のアドレスを指定する第2のアドレス指定手段と、前記命令格納手段からの命令をデコードするデコード手段と、このデコード手段のデコード出力に従ってデータ処理を行うデータ処理手段とを含むシングルチップマイクロプロセッサのテスト回路であって、外部から供給されるデータを取込んで前記データ処理手段へ供給するためのデータ取込み手段と、前記データ格納手段のアドレスとして前記第1のアドレス指定手段の出力及び前記第2のアドレス指定手段の出力を択一的に導出するアドレス選択手段と、前記デコード手段への入力として前記命令格納手段の出力及び前記データ取込み手段の出力を択一的に導出する命令選択手段と、を含み、外部からの命令テストを行う第1のテストモード指示に応答して前記アドレス選択手段が前記第2のアドレス指定手段の出力を選択するようにし、前記第1のトモード指示に応答して外部から順次供給されて前記データ取込み手段により取込まれた当該命令を前記命令選択手段が選択するようにしたことを特徴とするシングルチップマイクロプロセッサのテスト回路。

引用特許：

審査官引用 (3件)

• 特開平4-317140
  
• 特開平3-217988
  
• 特開平2-259938