特許
J-GLOBAL ID：200903021703095928
セグメントコラムメモリアレイ
発明者：
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出願人/特許権者：
代理人 (1件)：
井ノ口 壽
公報種別：公開公報
出願番号（国際出願番号）：特願平5-202694
公開番号（公開出願番号）：特開平6-181298
出願日： 1993年07月23日
公開日（公表日）： 1994年06月28日
要約：
【要約】 (修正有)【目的】セグメント化されたアレイを持つEPROM,EEROM等を得る製法。【構成】行および列方向に配列されたメモリセルの2次元アレイは列方向に沿って複数のセグメントに分割されている。また列中のトランジスタの全てのソースまたはドレインへ接続されるビットラインもまたセグメント化している。【効果】セグメント化によりビットラインの抵抗と容量を減少させ、結果としてアクセスタイムの減少が計れる。
請求項（抜粋）：
EPROMまたはEEPROMまたはフラッシュEEPROMの集積回路メモリ装置であって、ローとコラムに組織化された2次元メモリセルのアレイの2次元配列を含み、各々のメモリセルはゲート,ソースおよびドレインを含み、前記アレイは各々のローのワード線をもち、そこの全てのゲートに接続されており、そして各々のコラムのために一対のソースとドレインビットラインが各々全てのソースおよびドレインに接続されており、前記ワードラインとビットラインは格子を形成して、ワードラインとビットラインによってアドレスされるものであり、前記集積回路メモリ装置は:複数のセグメント化されたアレイであって、前記2次元のアレイがコラム方向に沿って分割されたものであり、各々のセグメント化されたコラムはその中に一対のセグメントビット線が電気的に他のセグメントビット線から絶縁されて設けられている複数のセグメント化されたアレイ;セグメントアレイ中のセルにアクセスするための回路手段と;セグメント選択手段であって、前記回路手段がアドレスされたセルへビット線を接続する一対のアドレス線へ前記サーキット手段を選択的に接続するセグメント手段と;を含むセグメントコラムメモリアレイ。
IPC (2件)：
FI (2件)：
H01L 27/10 434
, G11C 17/00 309 Z
