特許
J-GLOBAL ID：200903021749668981
不揮発性半導体メモリの製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
國分 孝悦
公報種別：公開公報
出願番号（国際出願番号）：特願平3-274683
公開番号（公開出願番号）：特開平5-090603
出願日： 1991年09月26日
公開日（公表日）： 1993年04月09日
要約：
【要約】【目的】 フローティングゲートの間隔の縮小により不揮発性半導体メモリの集積密度の向上を図る。【構成】 Si基板1上にゲート絶縁膜2、多結晶Si膜3、層間絶縁膜4及び多結晶Si膜5を形成した後、多結晶Si膜5上の複数のフローティングゲート形成領域に一つおきに、フローティングゲートの形状を有するエッチングマスク6を形成する。次に、エッチングマスク6の側壁にサイドウォールスペーサ7を形成した後、露出した部分の多結晶Si膜5上にSi膜8を選択成長させる。次に、サイドウォールスペーサ7を除去した後、エッチングマスク6とSi膜8との間の部分の多結晶Si膜5、層間絶縁膜4及び多結晶Si膜3をRIE法により除去するとともに、Si膜8を除去する。これによって、サイドウォールスペーサ7の幅に等しい間隔でフローティングゲートFGが形成される。
請求項（抜粋）：
半導体基板上に第1の絶縁膜、フローティングゲート形成用の第1の半導体膜、第2の絶縁膜及びコントロールゲート形成用の第2の半導体膜を順次形成する工程と、上記第2の半導体膜上の複数のフローティングゲート形成領域に一つおきに、フローティングゲートの形状を有するエッチングマスクを形成する工程と、上記エッチングマスクの側壁にサイドウォールスペーサを形成する工程と、上記エッチングマスク及び上記サイドウォールスペーサに覆われていない部分の上記第2の半導体膜上に半導体膜を選択成長させる工程と、上記サイドウォールスペーサを除去する工程と、上記エッチングマスクを用いて上記第2の半導体膜、上記第2の絶縁膜及び上記第1の半導体膜を上記半導体基板の表面に対してほぼ垂直な方向にエッチングする工程とを具備する不揮発性半導体メモリの製造方法。
IPC (2件)：
H01L 29/788
, H01L 29/792
