特許

J-GLOBAL ID：200903021756179350

半導体装置及びその製造方法

発明者： 梨本 泰信
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-288709
公開番号（公開出願番号）：特開平11-121472
出願日： 1997年10月21日
公開日（公表日）： 1999年04月30日
要約：

【要約】【課題】AlAs/InAs超格子にショットキーゲート電極を形成したFETの特性の安定化。【解決手段】AlAs/InAs超格子4にショットキー接合するゲート電極7を形成後、プラズマ中で窒化層8を形成する。

請求項（抜粋）：

AlAs薄膜(又はInAs薄膜)とInAs薄膜(又はAlAs薄膜)とを交互に積層し、隣り合う前記AlAs薄膜の膜厚t1k (k=1,2,・・・,n)と前記InAs薄膜の膜厚t2k (k=1,2,・・・,n)の比t2k /t1k が上層に向かって一定若しくは減少する構造のAlAs/InAs超格子をショットキー接合ゲート電極直下に有する電界効果トランジスタにおいて、前記AlAs/InAs超格子の前記ゲート電極と接する部分並びにソース電極及びドレイン電極とそれぞれ接触する部分以外の前記AlAs/InAs超格子表面が窒化されていることを特徴とする電界効果トランジスタ。

IPC (4件)：

H01L 21/338 ,  H01L 29/812 ,  H01L 29/201 ,  H01L 29/872

FI (3件)：

H01L 29/80 F ,  H01L 29/203 ,  H01L 29/48 H