特許

J-GLOBAL ID：200903021757083577

半導体装置の製造方法

発明者： アルベルト オー.アダン
出願人/特許権者： シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-189968
公開番号（公開出願番号）：特開平7-045827
出願日： 1993年07月30日
公開日（公表日）： 1995年02月14日
要約：

【要約】 (修正有)【目的】 浅いチャネル ドーピング プロフィールを達成でき、ゲートサイドウォールスペーサ近辺の基板のシリコン表面に傷の発生がなく、洩れ電流が低くかつパンチスルーのない半導体装置の製造方法を提供する。【構成】 シリコン基板1上に、ゲート絶縁用酸化膜3、シリコン膜4及びCVD酸化膜5を順に積層し、CVD酸化膜5のゲート領域に開口し、この開口部7から低エネルギーの不純物イオン注入8と高エネルギーの不純物イオン注入9を行い、開口部にゲート電極10用の導電体を埋設した後CVD酸化膜5を除去し、ゲートサイドウォールスペーサ14を形成して半導体装置を製造する。

請求項（抜粋）：

a)予めトランジスタ分離用酸化膜とゲート絶縁用酸化膜を形成したシリコン基板上に、ポリシリコン又はアモルファスシリコン膜と第1のCVD酸化膜を順次形成し、b)ゲート電極を形成する領域の第1のCVD酸化膜をエッチングして開口部を形成し、c)この開口部を通して前記基板中に低エネルギーの不純物イオンと、それより高エネルギーの不純物イオンを注入してチャネル領域を形成し、d)この開口部に、導電体を埋設してゲート電極を形成し、e)第1のCVD酸化膜を除去した後、シリコン基板中にゲート電極をマスクにしてその両側に低濃度イオン注入を行って低濃度不純物ソース・ドレイン領域を形成し、f)この上に、第2のCVD酸化膜を積層しエッチバックすることによってゲートサイドウォールスペーサを形成し、g)前記ポリシリコン又はアモルファスシリコン膜をゲート電極とゲートサイドウォールスペーサをマスクにしてエッチングしてゲート電極拡張部を形成し、h)シリコン基板中に、ゲート電極とゲートサイドウォールスペーサをマスクにしてその両側に高濃度イオン注入を行ってソース・ドレイン領域を完成し、半導体装置を作製することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 29/78 301 P ,  H01L 29/78 301 H

引用特許：

審査官引用 (3件)

• 特開平4-134831
  
• 特開平3-191529
  
• 特開平2-309646