特許

J-GLOBAL ID：200903021815089130

半導体記憶装置

発明者： 早野 浩司 ,  井上 一成
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 早瀬 憲一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-277274
公開番号（公開出願番号）：特開平5-089676
出願日： 1991年09月25日
公開日（公表日）： 1993年04月09日
要約：

【要約】【目的】 I/O線のイコライズ時間の増大を招くことなく、列アドレスサイクル時間の短縮と列アドレスアクセスの高速化を図る。【構成】 ゲート12後段に、ビット線対BL0 ,/BL0 をI/O線対6aと接続するゲート13,15、及びビット線対BL0 ,/BL0 をI/O線対6bと接続するゲート14,16を設け、これらゲート13〜16をアドレス信号を受けて変化するTフリップフロップ11の出力A,/Aを用いて制御し、2組のI/O対6a,6bを交互にビット線対と接続し、読み出し時に選択されていない方のI/O線対のイコライズ用のN型トランジスタをオンさせて当該I/O線対をイコライズする。

請求項（抜粋）：

複数のワード線対と複数のビット線対、及びマトリックス状に配置された複数のメモリセルからなるメモリアレイと、アドレス信号により選択されて上記ビット線対に読み出されたメモリセルの情報をイコライズされたデータ線対に接続するゲート手段を有する半導体記憶装置において、上記ビット線対と接続する第1及び第2のデータ線対と、上記ビット線対毎に設けられ、当該ビット線対を上記第1のデータ線対あるいは第2のデータ線対に接続するゲート手段と、上記第1及び第2のデータ線対をそれぞれイコライズするための第1及び第2のイコライズ手段とを備え、上記選択されたビット線対に読み出されるメモリセルの情報を、上記アドレス信号の変化毎に上記第1及び第2のデータ線対に交互に出力されるよう上記ゲート手段を制御し、上記第1または第2のデータ線に上記メモリセルの情報が出力されている間、上記メモリセルの情報が出力されていない側のデータ線対のイコライズ手段を駆動して当該データ線対をイコライズするようにしたことを特徴とする半導体記憶装置。