特許

J-GLOBAL ID：200903021918623526

半導体記憶装置

発明者： 田中 功
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 宮井 暎夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-290426
公開番号（公開出願番号）：特開2000-123589
出願日： 1998年10月13日
公開日（公表日）： 2000年04月28日
要約：

【要約】【課題】少ないハード資源の投資で速度を劣化させることなく不良ワードの救済を実現することができる半導体記憶装置を提供する。【解決手段】冗長アドレス情報を格納するメモリ回路部を有しデコード結果と冗長アドレスとを比較して一致検出信号を出力する比較回路部を有する連想メモリ部107と、正規ビット線対NBL 、XNBLおよび冗長ビット線対ABL 、XABLと平行に配置されスイッチ回路102、103を介して接続される主ビット線対MBL 、XMBLと、センスアンプ回路112と、連想メモリ部107からの一致検出信号を入力して該当する冗長メモリのワード線を活性化しスイッチ回路102、103により選択的に主ビット線対に接続する冗長検出回路108と備えている。

請求項（抜粋）：

アドレス情報を解読する列デコーダおよび行デコーダと、データを格納する正規メモリと、この正規メモリの不良ワードを置換するための冗長メモリと、冗長アドレス情報を格納するメモリ回路部を有しアクセス時に入力されたアドレス情報と前記冗長アドレス情報とを比較して一致するとき一致検出信号を出力する比較回路部を有する連想メモリ部と、この連想メモリル部の制御を行う冗長制御回路と、前記正規メモリおよび前記冗長メモリにそれぞれ独立して接続される正規ビット線対および冗長ビット線対と、前記正規ビット線対および前記冗長ビット線対と平行に配置されスイッチ回路を介して前記正規ビット線対および前記冗長ビット線対に接続される主ビット線対と、この主ビット線対に接続されるセンスアンプ回路と、前記連想メモリ部から出力された前記一致検出信号を入力とし該当する前記冗長メモリのワード線を活性化すると同時に前記スイッチ回路により前記冗長ビット線対か前記正規ビット線対のいずれかを選択的に前記主ビット線対に接続する冗長検出回路と備えた半導体記憶装置。

Fターム (4件)：

5L106CC08 ,  5L106CC09 ,  5L106CC17 ,  5L106CC22