特許

J-GLOBAL ID：200903021940818667

半導体記憶装置

発明者： 大内 和則 ,  田中 智晴
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-195805
公開番号（公開出願番号）：特開平8-063981
出願日： 1994年08月19日
公開日（公表日）： 1996年03月08日
要約：

【要約】【目的】読出し時におけるセル電流が小さく、かつ時定数の大きい場合であっても高速にデータを読出すことのできる半導体装置を提供する。【構成】データの読出しに先だって単位セル(NMC)に接続されたビット線(BL)をプリチャージし、読出し時にプリチャージ電荷が選択されたメモリセルを通して放電されたか否かを判定することによってデータの読出しを行うようにした半導体記憶装置において、ゲートとビット線(BL)との間に一定値V1 を越える電位差が生じたときに導通するトランジスタ(Q1 )を設け、データの読出しに先だって出力ノード(N1 )をV2 の電位に、ビット線をほぼ(V3 -V1 )の電位にそれぞれプリチャージする手段(Q11)設け、さらに読出し時に出力ノードの電位がV2 か、V2 未満であるかを検出して読出されたデータの内容を判定する判定手段(Q9 ,LC)を設けている。

請求項（抜粋）：

複数のメモリセルを備え、データの読出しに先だって上記メモリセルに接続されたビット線をプリチャージし、読出し時に上記プリチャージ電荷が選択されたメモリセルを通して放電されたか否かを判定することによって上記選択されたメモリセルに記憶されているデータの読出しを行うようにした半導体記憶装置において、前記ビット線に接続された出力ノードと、この出力ノードと前記ビット線との間に設けられたMOSトランジスタからなるスイッチング手段と、データの読出しに先だって前記出力ノードをV2 の電位に、前記MOSトランジスタのゲートをV3 の電位に、前記ビット線をほぼ(V3 -V1 )(ただし、V1 は前記MOSトランジスタのしきい値電圧)の電位にそれぞれプリチャージする手段と、読出し時に前記出力ノードの電位がV2 か、V2 未満であるかを検出して読出された前記データの内容を判定する判定手段とを具備してなることを特徴とする半導体記憶装置。

引用特許：

審査官引用 (1件)

• 特開平1-307096