特許

J-GLOBAL ID：200903021953998451

半導体装置及びその製造方法

発明者： 原 雄二郎 ,  日置 毅 ,  小野塚 豊 ,  中島 充雄 ,  秋山 政彦
出願人/特許権者： 株式会社東芝
代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-358215
公開番号（公開出願番号）：特開2003-158134
出願日： 2001年11月22日
公開日（公表日）： 2003年05月30日
要約：

【要約】【課題】 寄生容量の小さいTFTを提供する。【解決手段】基板11;基板11上に互いに離間して配置されたソース電極15s及びドレイン電極15d;ソース電極15s及びドレイン電極15dの上部に配置された有機半導体薄膜16;有機半導体薄膜16上に配置されたゲート絶縁膜17;ゲート絶縁膜17上に配置され、ソース電極15s及びドレイン電極15dのパターンを平行投影した位置に重ならないように配置されたゲート電極20とを具備する。基板11上に配置された疎水性材料からなる分離体14を有し、ソース電極15s及びドレイン電極15dは、分離体14の両側に配置されている。互いに離間して配置された第1の疎水性構造体19a及び第2の疎水性構造体19bを有し、ゲート電極20は、第1の疎水性構造体19a及び第2の疎水性構造体19bに挟まれて配置されている。

請求項（抜粋）：

光学的に透明な基板と、前記基板上に配置された疎水性材料からなる分離体と、前記分離体を挟んで、前記基板上に互いに離間して配置された第1主電極及び第2主電極と、前記第1主電極、第2主電極及び分離体の上部に配置された半導体薄膜と、前記半導体薄膜上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置され、前記基板面に対して垂直な方向に前記第1主電極及び第2主電極のパターンを平行投影した位置に重ならないように配置されたゲート電極とを具備することを特徴とする半導体装置。

IPC (4件)：

H01L 21/336 ,  G02F 1/1368 ,  H01L 29/786 ,  H01L 51/00

FI (6件)：

G02F 1/1368 ,  H01L 29/78 616 K ,  H01L 29/78 616 N ,  H01L 29/78 617 J ,  H01L 29/78 627 A ,  H01L 29/28

Fターム (48件)：

2H092JA25 ,  2H092JA26 ,  2H092KA09 ,  2H092KA13 ,  2H092KA20 ,  2H092KB21 ,  2H092MA12 ,  2H092NA23 ,  2H092NA27 ,  2H092PA01 ,  5F110AA02 ,  5F110BB01 ,  5F110CC05 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110EE01 ,  5F110EE06 ,  5F110EE41 ,  5F110EE43 ,  5F110EE44 ,  5F110FF01 ,  5F110FF21 ,  5F110FF27 ,  5F110GG05 ,  5F110GG24 ,  5F110GG41 ,  5F110GG42 ,  5F110HK01 ,  5F110HK31 ,  5F110HL03 ,  5F110HL05 ,  5F110HL06 ,  5F110HL22 ,  5F110HL23 ,  5F110NN02 ,  5F110NN12 ,  5F110NN23 ,  5F110NN27 ,  5F110NN32 ,  5F110NN33 ,  5F110NN36 ,  5F110NN72 ,  5F110QQ01 ,  5F110QQ06 ,  5F110QQ12 ,  5F110QQ14 ,  5F110QQ19

引用特許：

審査官引用 (4件)

• 特開平2-067757
  
• 薄膜トランジスタ
  公報種別：公開公報   出願番号：特願平5-191371   出願人：富士ゼロックス株式会社
• 特開昭62-030376
  
• 特開平1-165127