特許

J-GLOBAL ID：200903022081885990

ファーストイン・ファーストアウト・メモリ制御装置

発明者： 姉崎貢
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 井出 直孝
公報種別：公開公報
出願番号（国際出願番号）：特願平4-204046
公開番号（公開出願番号）：特開平6-052100
出願日： 1992年07月30日
公開日（公表日）： 1994年02月25日
要約：

【要約】【目的】 データの発生量のバラツキによる記憶領域の閉塞を防止できるようにする。【構成】 ファーストイン・ファーストアウト(以下FIFOという)・メモリ制御装置において、空エリア番号FIFO部および複数の使用中エリア番号FIFO部により構成され、データメモリ1のエリア番号を管理する管理メモリ7を備え、個々のデータ発生量に影響されることなく共有できるようにする。

請求項（抜粋）：

中央処理装置に接続され、ファーストイン・ファーストアウトによりデータの書込みおよび読出しが行われるデータメモリと、このデータメモリとのデータの書込み、および読出しを制御する制御部と、前記データメモリへの書込みデータを一時記憶するデータ書込みレジスタと、前記データメモリから読出したデータを一時記憶するデータ読出しレジスタとを備えたファーストイン・ファーストアウト・メモリ制御装置において、前記データメモリに、その記憶領域が複数に分割されたエリアを設け、この各エリアの番号を管理する管理メモリと、この管理メモリから読出したデータを一時記憶する管理メモリ読出しレジスタと、前記データメモリ中の空エリア番号、および使用中のエリア番号の読出し、および記憶を行う複数の書込みポインタ手段、および読出ポインタ手段と、この書込みポインタ手段および読出しポインタ手段の内容を比較する複数のエリア番号比較器と、前記データメモリに記憶されたデータ量をカウントする複数のカウンタとを備えたことを特徴とするファーストイン・ファーストアウト・メモリ制御装置。

IPC (3件)：

G06F 13/38 310 ,  G06F 5/06 ,  G06F 13/00 353