特許

J-GLOBAL ID：200903022095187896

超LSI回路用のオン・チップ自己検査配列及び超LSIメモリ回路用のビルトイン(オン・チップ)自己検査装置

発明者： ジェフリー ハリス ドレイベルビス ,  エリック レイ ヘドバーグ ,  ジョン ジョージ ペトロヴィック、 ジュニア
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレイション
代理人 (1件)： 頓宮 孝一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-190809
公開番号（公開出願番号）：特開平6-342040
出願日： 1991年07月05日
公開日（公表日）： 1994年12月13日
要約：

【要約】【目的】 超LSI回路のデータ入力に適用される所定の決定性検査データを生成するために超LSI回路と同一チップ上にデータパターン生成器を配置する。【構成】 決定性のデータパターン生成器80は、超LSIチップ上に設けられ、チップモジュールを検査し、故障が起こった場所を識別するデータとともに、パス/フェール結果を付与するように動作する。この位置データは次に利用されるために収集され、且つ利用可能とされる。ビルトイン検査サーキットリーはプログラム作成可能であり、また、バーンイン検査等を向上するためのルーピング機能を備えている。

請求項（抜粋）：

超LSI回路のデータ入力に入力される所定の決定性検査データを生成するために超LSI回路と同じチップ上にあるデータパターン生成器と、前記パターンデータでの動作を可能にするための前記超LSI回路の動作に対する制御信号を生成する制御信号生成手段と、前記検査データの超LSI回路への入力から期待結果データを生成するための生成手段と、前記期待結果データを実結果データに対して比較し、且つそれに応答してパス/フェール信号を生成するための比較/生成手段と、を有する超LSI回路用のオン・チップ自己検査配列。

IPC (5件)：

G01R 31/28 ,  G06F 11/22 310 ,  G06F 11/22 330 ,  G06F 15/78 510 ,  H01L 27/10 491

引用特許：

審査官引用 (2件)

• 特開昭63-066799
  
• 特開昭57-207347