特許
J-GLOBAL ID：200903022114163960
半導体素子の接続方法
発明者：
出願人/特許権者：
代理人 (1件)：
池内 義明
公報種別：公開公報
出願番号（国際出願番号）：特願平5-151541
公開番号（公開出願番号）：特開平6-338538
出願日： 1993年05月28日
公開日（公表日）： 1994年12月06日
要約：
【要約】【目的】 配線基板に実装した半導体素子の電極と配線パターンの接続ピッチを狭くし、かつ半導体素子の実装部分の占有容積を低減する。【構成】絶縁性フィルム(1)に導電体層(2)を積層して配線パターンを形成した配線基板(3)に、電極(5)を有するベアICチップ(4)を直接実装し配線接続する方法で、配線基板(3)の電極(5)に対応する配線パターンを形成した面の裏面に、ベアICチップ(4)の電極(5)の形成面を接着し、その電極(5)に対応する位置の導電体層(2)と絶縁性フィルム(1)にスルーホール(6)を形成し、このスルーホール(6)を介して導電体層(7)を形成して、導電体層(2)と電極(5)を電気的に接続する。
請求項（抜粋）：
絶縁体基板に導電体層を積層して配線パターンを形成した配線基板に、素子表面に電極を有する半導体素子を装着し、該半導体素子の電極と該電極に対応する配線パターンとを接続する半導体素子の接続方法であって、前記配線基板の前記電極に対応する配線パターンを形成した面の裏面に前記半導体素子の電極形成面側を接着する段階と、前記電極に対応する配線パターンの導電体層から前記絶縁体基板を通り前記電極の表面に至るスルーホールを前記配線基板に形成する段階と、該スルーホールを介して導電体層を形成することによって前記配線パターンの導電体層と前記半導体素子の電極を電気的に接続する段階を含むことを特徴とする半導体素子の接続方法。
引用特許：
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