特許

J-GLOBAL ID：200903022129665547

強誘電体メモリセルに関連するキャパシタスタックのエッチング方法

発明者： フランシス ジー、セリー ,  スコット アール、サマーフェルト ,  マヘシャ タクレ
出願人/特許権者： テキサス インスツルメンツ インコーポレイテッド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2003-062470
公開番号（公開出願番号）：特開2003-318371
出願日： 2003年01月31日
公開日（公表日）： 2003年11月07日
要約：

【要約】【課題】 FeRAMキャパシタを画定するキャパシタスタックエッチングを実施することを含む、FeRAM集積回路の形成方法を得る。【解決手段】 本方法はハードマスクに対する実質的な選択性を与える高温BCl3エッチングによりPZT強誘電体層をエッチングすることを含んでいる。あるいは、PZT強誘電体層はCH3等の低温フッ素成分エッチング化学を使用してエッチングされ非垂直PZTサイドウォールプロファイルを与える。このようなプロファイルは後続下部電極層エッチングに関連する導電性材料がPZTサイドウォール上に堆積するのを防止して、得られるFeRAMキャパシタのリークや“短絡”を防止する。

請求項（抜粋）：

強誘電体メモリセルに関連するキャパシタスタックのエッチング方法であって、基板上に下部電極層、PZT強誘電体層、上部電極層、およびハードマスク層を形成するステップと、ハードマスク層をパターン化するステップと、パターン化されたハードマスクに従って上部電極層をパターン化するステップと、パターン化されたハードマスクに従って少なくとも150°Cの温度でBCl3エッチングを使用してPZT強誘電体層をパターン化するステップと、パターン化されたハードマスクに従って下部電極層をパターン化するステップと、を含む方法。

IPC (2件)：

H01L 27/105 ,  H01L 21/3065

FI (2件)：

H01L 27/10 444 B ,  H01L 21/302 105 A

Fターム (45件)：

5F004BB26 ,  5F004CA02 ,  5F004CA04 ,  5F004DA04 ,  5F004DA11 ,  5F004DA15 ,  5F004DA16 ,  5F004DA23 ,  5F004DA25 ,  5F004DA26 ,  5F004DB08 ,  5F004DB12 ,  5F004DB13 ,  5F004EA03 ,  5F004EB08 ,  5F083FR02 ,  5F083FR03 ,  5F083GA21 ,  5F083GA27 ,  5F083JA05 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA19 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083JA43 ,  5F083JA56 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01 ,  5F083PR01 ,  5F083PR03 ,  5F083PR07 ,  5F083PR10 ,  5F083PR21 ,  5F083PR22 ,  5F083PR40 ,  5F083ZA12