特許
J-GLOBAL ID：200903022134758014
不揮発性半導体記憶装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-195822
公開番号（公開出願番号）：特開平8-064703
出願日： 1994年08月19日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 積層ゲート形成処理のためのマスク工程数を減らすことができ、かつゲート酸化膜の信頼性低下を防止することができ、トランジスタ特性の向上及び製造コストの低減をはかり得るEEPROMを提供すること。【構成】 Si基板11上に第1及び第2のポリSi層18,24が積層され、第1ポリSi層18と基板11間の電荷の授受により書込み及び消去を行うセルトランジスタを複数個接続してなるメモリセルユニットが複数個配列され、各々のメモリセルユニットが選択トランジスタを介してビット線に接続されたメモリセルアレイと、このメモリセルアレイの周辺部に設けられた周辺回路とを備えたEEPROMにおいて、選択トランジスタ及び周辺回路のトランジスタは、セルトランジスタと同様に第1及び第2のポリSi層18,24が積層された構造のゲートを有し、かつ第1及び第2のポリSi層18,24が一部コンタクトしている。
請求項（抜粋）：
半導体基板上に第1層導電膜と第2層導電膜が積層され、第1層導電膜と基板間の電荷の授受により書込み及び消去を行うセルトランジスタを複数個接続してなるメモリセルユニットが複数個配列されたメモリセルアレイと、このメモリセルアレイの周辺部に設けられた周辺回路とを備えた不揮発性半導体記憶装置において、前記周辺回路のトランジスタは、第1層導電膜と第2層導電膜が積層された構造のゲートを有し、かつ第1層導電膜と第2層導電膜が電気的に接続されてなることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
