半導体回路装置

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-157853
公開番号（公開出願番号）：特開平10-335994
出願日： 1997年05月30日
公開日（公表日）： 1998年12月18日
要約：

【要約】【課題】一度に補正される遅延量が、各遅延回路列の最小の遅延時間単位tdとし、逓倍されたクロックの周期の誤差は、最大でも単位遅延時間tdとする逓倍回路の提供。【解決手段】ほぼ一定の遅延時間の長さごとに出力端子を有する第1の遅延回路列と該第1の回路列と逆向きに配置されほぼ一定の遅延時間の長さごとに入力端子を有する複数の第2の遅延回路列と、複数の保持回路を有し、該保持回路は、第1の遅延回路の各出力に接続し、各保持回路の出力は、複数の第2の遅延回路列の一つの遅延回路列のさらに複数の入力端子の中から実際に使用する入力端子を選択し、前記複数の第2の遅延回路列が直列に接続され、かつ、接続の順序が規則的である。

請求項（抜粋）：

ほぼ一定の遅延時間の長さごとに出力端子を有する第1の遅延回路列と、前記第1の遅延回路列と信号伝搬方向について逆向きに配置され、ほぼ一定の遅延時間の長さごとに入力端子を有する第2〜第Nの遅延回路列と、複数の保持回路からなる保持回路列と、を備え、前記保持回路は、その入力を前記第1の遅延回路列の各出力端子に接続し、その出力を、前記第2〜第Nの遅延回路列において入力端子を選択する端子と接続し、前記第2乃至第Nの遅延回路列が信号の伝搬について直列に接続され、かつ、接続の順序が規則的である、ことを特徴とする半導体回路装置。

IPC (3件)：

H03K 5/00 , G06F 1/10 , H03B 19/00

FI (3件)：

H03K 5/00 M , H03B 19/00 , G06F 1/04 330 A

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