特許

J-GLOBAL ID：200903022156523215

多重論理FIFOによる1対多バスブリッジ

発明者： デリック・エー・シャーロック
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 岡田 次生
公報種別：公開公報
出願番号（国際出願番号）：特願平11-295161
公開番号（公開出願番号）：特開2000-155740
出願日： 1999年10月18日
公開日（公表日）： 2000年06月06日
要約：

【要約】【課題】FIFO記憶容量を使用する1対多バスブリッジを提供する。【解決手段】1対多バスブリッジは、システムバスインターフェースと、第1のおよび第2のI/Oバスインターフェースと、第1及び第2の論理FIFOが共通の記憶装置を有する多重論理FIFOシステムと、第1のI/Oバスインターフェースを宛先とするサイクル情報をシステムバスインターフェースから第1の論理FIFOにエンキューし、第1の論理FIFOから第1のI/Oバスインターフェースにデキューし、第2のI/Oバスインターフェースを宛先とするサイクル情報をシステムバスインターフェースから第2の論理FIFOにエンキューし、第2の論理FIFOから第2のI/Oバスインターフェースにデキューする、デマルチプレクサ及び制御回路を備える。

請求項（抜粋）：

サイクル情報出力、および該サイクル情報出力においてサイクル情報が使用可能であることを示すデータ準備済み出力を有するシステムバス・インターフェースと、第1のI/Oインターフェイス使用可能出力を有する第1のI/Oバスインターフェースと、第2のI/Oインターフェイス使用可能出力を有する第2のI/Oバスインターフェースと、第1及び第2の論理FIFOが共通の記憶装置を共有する多重論理FIFOシステムと、デマルチプレクサおよび制御回路と、を備え、上記デマルチプレクサおよび制御回路は、第1のI/Oバスインターフェースを宛先とするサイクル情報が、データ準備済み出力に応じてサイクル情報出力から第1の論理FIFOにエンキューされ、第1のI/Oインターフェース使用可能出力に応じて第1の論理FIFOから第1のI/Oバスインターフェースにデキューされ、第2のI/Oバスインターフェースを宛先とするサイクル情報が、データ準備済み出力に応じてサイクル情報出力から第2の論理FIFOにエンキューされ、第2のI/Oインターフェース使用可能出力に応じて第2の論理FIFOから第2のI/Oバスインターフェースにデキューされるよう、構成されている1対多バスブリッジ。

IPC (3件)：

G06F 13/38 310 ,  G06F 5/06 313 ,  G06F 13/36 310

FI (3件)：

G06F 13/38 310 A ,  G06F 5/06 313 ,  G06F 13/36 310 F