深いサブミクロンCMOS用の互いに入り込んだ多層キャパシタ構造

発明者： ,
出願人/特許権者：
代理人 (1件)：吉武賢次 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-574905
公開番号（公開出願番号）：特表2003-530699
出願日： 2001年03月29日
公開日（公表日）： 2003年10月14日
要約：

【要約】本キャパシタ構造は、複数の導電性の並行な配線から成る第1レベルと、第1レベルの複数の配線上に配置された複数の導電性の並行な配線から成る少なくとも1つの第2レベルをもち、第1および第2レベルの配線は複数の垂直行に配置されている。導電性の配線の第1および第2レベルの間に誘電層が充填されている。1つまたは複数のビアにより各行の第1および第2レベルの配線が接続され、複数の垂直方向のキャパシタプレートの並行なアレイが形成される。電気的に相対するノードがキャパシタの端子を形成している。複数の垂直方向のキャパシタプレートから成る並行なアレイは、各プレートの電極が交互になるように交互にノードに電気的に接続されている。

請求項（抜粋）：

複数の導電性の並行な配線から成る第1レベルと、前記第1レベルの複数の配線上にわたって配置された導電性の並行な配線から成る少なくとも第2レベルとを含み、前記第1および第2レベルの前記複数の配線は複数の垂直行に配置されており、さらに複数の導電性の配線から成る前記第1および第2レベルの間に配置された誘電層と、前記各行の前記配線を接続することで、複数の垂直キャパシタプレートから成る並行なアレイを形成する少なくとも1つのビアと、キャパシタの複数の端子を形成する複数の電気的に相対するノードとを含み、前記並行なアレイは、前記複数のプレートの極性が交互になるように交互に前記相対するノードに電気的に接続されることを特徴とするキャパシタ。

IPC (4件)：

H01L 21/822 , H01L 21/8234 , H01L 27/04 , H01L 27/06

FI (2件)：

H01L 27/04 C , H01L 27/06 102 A

Fターム (12件)：

5F038AC04 , 5F038AC05 , 5F038AC15 , 5F038AC17 , 5F038EZ02 , 5F038EZ20 , 5F048AC03 , 5F048AC10 , 5F048BA01 , 5F048BF03 , 5F048BF07 , 5F048BF12

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