特許
J-GLOBAL ID：200903022165948660
多重レベル不揮発性メモリセルデバイス用の読取回路
発明者：
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出願人/特許権者：
代理人 (1件)：
杉村 暁秀 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-076043
公開番号（公開出願番号）：特開平8-287698
出願日： 1996年03月29日
公開日（公表日）： 1996年11月01日
要約：
【要約】【課題】 記憶能力が従来のデバイスよりも高い多重レベル不揮発性メモリセルデバイスの情報を高速度にて確実に復号化し得る読取回路を提供する。【解決手段】 多重レベル不揮発性メモリセルデバイス用の読取回路は、読取るべき各セルに対して、負荷(ML)に関連する選択ラインと、この選択ラインの回路ノード(F)における電圧を安定化する帰還ループ(INV)を有する減結合兼制御段(MF)を具えている。回路ノード(F)には帰還ループ(INV)によって制御される電流レプリカ回路手段を接続する。これらの電流レプリカ回路手段は負荷(M1,M2,M3)及びメモリセルの選択ラインに関連する素子と同じ種類の回路素子(MC1,MC2,MC3)を含み、且つ電流比較回路手段に接続するための出力インタフェース回路手段(A,B,C)を有している。
請求項（抜粋）：
読取るべき各メモリセルに対して、復号化回路と、前記セルに対する選択及び復号化ラインと、基準電流に接続する複数のラインと、各々が第1及び第2入力端子並びに前記復号化回路に接続した出力端子を有している一群の電流比較回路手段とを具え、各電流比較回路手段の第1及び第2入力端子が、メモリセルの前記選択ライン及び各基準電流の接続ラインにそれぞれ接続され、且つ各選択ラインにおける回路ノードと、デバイスの電源ラインとの間に挿入される減結合兼制御段も具え、前記回路ノードの電圧を該減結合兼制御段の帰還ループによって安定化するようにした多重レベル不揮発性メモリセルデバイス用の読取回路において、前記減結合兼制御段と、前記各電流比較回路手段の第1入力端子との間に前記減結合兼制御段の前記帰還ループによって制御される電流レプリカ回路手段を挿入したことを特徴とする多重レベル不揮発性メモリセルデバイス用の読取回路。
IPC (2件)：
FI (2件)：
G11C 17/00 520 C
, G11C 17/00 308
