特許
J-GLOBAL ID：200903022189631269
ゲートバイアス制御回路
発明者：
出願人/特許権者：
代理人 (1件)：
山内 梅雄
公報種別：公開公報
出願番号（国際出願番号）：特願平3-314366
公開番号（公開出願番号）：特開平5-083041
出願日： 1991年11月28日
公開日（公表日）： 1993年04月02日
要約：
【要約】【目的】 低出力電力時にFETのドレイン電流を低下させ、消費電力を低減させることのできるゲートバイアス制御回路を得る。【構成】 FET11のゲート電圧を表わしたゲート電圧データを記憶したROM17と、出力電力に応じてこのROM17から読み出されたデータをアナログデータに変換するA/D変換器18と、変換後のアナログデータを反転増幅する反転増幅器19からゲートバイアス制御回路13が構成されている。反転増幅器19の出力はFET11のゲートGに印加される。すなわち、出力電力を制御するときにこれに同期してゲート電圧を制御するようにしたので、FETのA級およびAB級電力増幅器において、低出力電力時にドレイン電流を低下させることができ、消費電力を低く抑えることができる。
請求項（抜粋）：
電界効果トランジスタで構成した増幅器において、ゲート電圧を表わしたゲート電圧データを記憶した記憶手段と、前記増幅器の出力電力を制御するときにこの制御指令により前記記憶手段から読み出したゲート電圧データに基づいてゲート電圧を形成するゲート電圧形成手段とを具備することを特徴とするゲートバイアス制御回路。
IPC (4件)：
H03F 1/02
, H03F 1/32
, H03G 3/20
, H03G 3/30
