特許
J-GLOBAL ID:200903022197884699
パルス信号出力装置
発明者:
出願人/特許権者:
代理人 (1件):
工藤 宣幸 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願平5-013223
公開番号(公開出願番号):特開平6-232832
出願日: 1993年01月29日
公開日(公表日): 1994年08月19日
要約:
【要約】【目的】 任意の時間幅のパルス信号を任意のタイミングで発生させることができるパルス信号出力装置を提供すること。【構成】 マスタクロックに同期してカウントアップするマスタカウンタ回路4のカウント値が記憶回路1の出力するデータ値と一致するか否かをデータ比較回路5によって判定させ、データ比較回路5のデータ一致出力によってパルス生成回路6の出力を反転制御させる。また、前記記憶回路1のデータはCPU回路7からに任意値に変更可能にして、記憶回路1の設定値によって、パルス生成回路6から任意の時間幅のパルス信号を任意のタイミングで出力可能にする。
請求項(抜粋):
パルス信号の時間幅や出力間隔等を決定する数値データを記憶する記憶回路と、マスタクロックに同期してカウント動作してそのカウント値を出力するマスタカウンタ回路と、マスタカウンタ回路が出力したカウント値と前記記憶回路の出力するデータの値とを比較し一致しているか否かを判定して出力するデータ比較回路と、前記データ比較回路からのデータ一致出力を受けて自回路の出力を反転するパルス生成回路と、前記記憶回路に読み出しアドレスを指定して記憶回路の読み出しメモリに保持されているデータを出力させるとともに前記データ比較回路のデータ一致出力によって前記記憶回路に指示する読み出しアドレスを単位分更新する読み出しメモリアドレス発生回路と、前記記憶回路へのデータ書き込みを制御するCPU回路とを備え、前記記憶回路の設定に応じたパルス信号を前記パルス生成回路から出力するパルス信号出力装置。
IPC (2件):
引用特許:
審査官引用 (5件)
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特開昭57-057043
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特開平4-068827
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特開昭57-057046
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特開昭58-087929
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特開平4-229733
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