特許
J-GLOBAL ID：200903022291382770
自己整合トンネル誘電体領域を有する電気的に消去可能かつ電気的にプログラム可能のメモリーデバイス及びその製法
発明者：
出願人/特許権者：
代理人 (1件)：
高橋 三雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平3-068878
公開番号（公開出願番号）：特開平7-094611
出願日： 1991年03月08日
公開日（公表日）： 1995年04月07日
要約：
【要約】〔目的〕 トンネル誘電体領域の小さい、かつ、フローティングゲートに対し、自己整合しているEEPROMメモリーデバイスを得る。電気的消去及びプログラム可能なメモリー蓄積デバイスの製法を得る。〔構成〕 EEPROMは埋込みドレインと埋込みソースの間のチャネルの上の配置され、かつ、200A〜1000Aのゲート酸化物によってチャネルから絶縁されたフローティングゲート、フローティングゲートに電気的に短絡し、かつ、埋込みドレインの上に40A〜150Aのトンネル誘電体により絶縁して配置された付加的フローティングゲート及びフローティングゲートの上に絶縁して配置された制御ゲートを含むメモリーデバイスと直列に選択デバイスを有する。EEPROMのメモリーデバイスの提案による改善はトンネル誘電体領域が非常に小さく、かつ、フローティングゲートに自己整合している。
請求項（抜粋）：
電気的にフロートする導電性ゲートに自己整合した小さいトンネル誘電体領域を形成する方法において、半導体領域上の第1誘電体層上に第1の導電性フローティングゲートを形成し、このフローティングゲート上に第2誘電体膜を析出させ、この第2誘電体膜の異方性エッチングによって第1フローティングゲートの側壁にシール用第2誘電体膜を形成し、前記半導体領域へ不純物を導入して埋込み、ドーピング領域を形成し、この埋込みドーピング領域上にトンネル誘電体を形成し、第1フローティングゲートの側壁からシール用第2誘電体膜を除去し、第1フローティングゲートと同じ材料の付加的導電性膜を前記トンネル誘電体及びフローティングゲートの上に析出させ、この付加的導電性膜の異方性エッチングによって第1フローティングゲートの側壁に、この第1フローティングと電気的に短絡する付加的フローティング導電性ゲートを形成することを特徴とする電気的にフロートする導電性ゲートに自己整合した小さいトンネル誘電体領域を形成する方法。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
