特許
J-GLOBAL ID：200903022325560311
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
伊藤 洋二
公報種別：公開公報
出願番号（国際出願番号）：特願平6-160190
公開番号（公開出願番号）：特開平8-032039
出願日： 1994年07月12日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】 メサ分離法を用いて形成したSOI構造を有する半導体装置において、分離溝幅が広い場合であっても配線容量を十分低下する。【構成】 シリコン基板11に埋め込み酸化膜12を形成し、この埋め込み酸化膜12上に分離溝19を形成するとともにその分離溝19内に絶縁物16を埋設して素子領域となるSOI層13aを形成する。また、その絶縁物16の形成により素子領域以外のフィールド部にダミーのSOI層13bを形成する。このダミーのSOI層13b上にMOSFETのゲート配線を形成するようにして、配線容量を低減させる。
請求項（抜粋）：
半導体基板の表面に、絶縁層を介して単結晶半導体層を形成し、この単結晶半導体層に前記絶縁層に至るまでの分離溝を形成して、前記単結晶半導体層に前記絶縁層および前記分離溝にて絶縁分離された素子領域を形成し、この素子領域に回路素子を形成してなる半導体装置において、前記素子領域外のフィールド部の少なくとも前記回路素子に至る配線下に、前記単結晶半導体層によるダミーの単結晶半導体層を設けたことを特徴とする半導体装置。
IPC (3件)：
H01L 27/12
, H01L 21/762
, H01L 29/786
H01L 21/76 D
, H01L 29/78 311 R
