階層ビット線構造を用いたメモリ回路

発明者：
出願人/特許権者：
代理人 (1件)：大橋邦彦
公報種別：公表公報
出願番号（国際出願番号）：特願平8-530268
公開番号（公開出願番号）：特表平10-512085
出願日： 1995年12月12日
公開日（公表日）： 1998年11月17日
要約：

【要約】DRAMなどの統合メモリ・アレイ回路は、グローバル・アレイ・ビット線を有し、その各々が、電気的に絶縁できる複数のサブアレイ・ビット線の階層的に上で接続されている。各サブアレイ・ビット線は、複数のメモリ・セルの階層的に上で接続されている。メモリ・セルは、ワード線を使用して選択的にサブアレイ・ビット線に結合される。メモリ・セルに記憶されているデータは、容易にアクセスできるデータを一時記憶域内に維持するのに十分なキャパシタンスを有するグローバル・ビット線と電気的に絶縁できるサブアレイ・ビット線との双方における一時記憶域内で浮動状態にしておくことも、或いはリフレッシュすることもできる。

請求項（抜粋）：

統合メモリ装置であって、グローバル・ビット線と、複数のサブアレイ・ビット線と、前記複数のサブアレイ・ビット線の内の1本を選択的に前記グローバル・ビット線に結合するために、前記グローバル・ビット線及び前記複数のサブアレイ・ビット線に接続された複数のアドレス可能なサブアレイ・ビット線アクセス装置と、複数のメモリ記憶セルと、前記複数のメモリ記憶セルの内の1つを選択的に前記複数のサブアレイ・ビット線の内の1本に結合するために、前記複数のメモリ記憶セルに接続された複数のアドレス可能なメモリ・セル・アクセス装置と、前記グローバル・ビット線上の電圧を検知し増幅するために、該グローバル・ビット線に接続されたセンス増幅器回路と、を備える統合メモリ装置。

IPC (5件)：

G11C 11/401 , G11C 11/41 , G11C 29/00 603 , H01L 21/8242 , H01L 27/108

FI (5件)：

G11C 11/34 362 B , G11C 29/00 603 F , G11C 11/34 301 E , H01L 27/10 681 B , H01L 27/10 621 Z

引用特許：

審査官引用 (11件)

半導体記憶装置
公報種別：公開公報出願番号：特願平6-073329 出願人：三菱電機株式会社
半導体記憶装置および半導体記憶装置からデータをアクセスする方法
公報種別：公開公報出願番号：特願平5-263037 出願人：サン・マイクロシステムズ・インコーポレーテッド
特開平2-143982

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