特許

J-GLOBAL ID：200903022347217424

遅延制御装置

発明者： 岩崎 敬一
出願人/特許権者： 株式会社リコー
公報種別：公開公報
出願番号（国際出願番号）：特願2003-327827
公開番号（公開出願番号）：特開2005-094597
出願日： 2003年09月19日
公開日（公表日）： 2005年04月07日
要約：

【課題】本発明は、データをストローブ信号に同期させて取り込む際のデータとストローブ信号の同期を簡単かつ適切にとる遅延制御装置を提供する。【解決手段】遅延制御装置1は、入力される複数のデータをそれぞれ最小遅延素子2a〜2dで所定値だけ遅延させてそれぞれ対応するフリップフロップ6a〜6dのデータ端子に入力させ、入力されるストローブ信号を遅延素子3で遅延させてフリップフロップ6a〜6dのクロック端子に入力させ、フリップフロップ6a〜6dが、遅延素子3で遅延されたストローブ信号に基づいて、最小遅延素子2a〜2dで遅延されたデータを取り込むが、複数の最小遅延素子2a〜2dとフリップフロップ6a〜6dとの間に、最小遅延素子2a〜2dで遅延された各データを通過させるバッファ4a〜4cが、スキューに応じて配設されており、データとストローブ信号を適切に同期させる。【選択図】 図1

請求項（抜粋）：

入力される複数のデータをそれぞれ所定値だけ遅延させる複数のデータ遅延素子と、入力されるストローブ信号を遅延させるストローブ遅延素子と、前記データの数に対応する数だけ設けられそれぞれ前記データ遅延素子で遅延されたデータを前記ストローブ遅延素子で遅延された前記ストローブ信号に基づいて取り込ませるフリップフロップと、を備えた遅延制御装置において、前記複数のデータ遅延素子と前記フリップフロップとの間に、当該データ遅延素子で遅延された各データを通過させるバッファが、スキューに応じて配設されていることを特徴とする遅延制御装置。

IPC (1件)：

H03K5/13

FI (1件)：

H03K5/13

Fターム (7件)：

5J001AA11 ,  5J001BB00 ,  5J001BB05 ,  5J001BB14 ,  5J001CC03 ,  5J001DD08 ,  5J001DD09

引用特許：

審査官引用 (3件)

• ディジタル処理装置におけるビット間位相差低減伝送方式
  公報種別：公開公報   出願番号：特願平11-213157   出願人：株式会社日立製作所
• 半導体集積回路およびその製造方法
  公報種別：公開公報   出願番号：特願平11-099240   出願人：日本電気株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平10-318691   出願人：株式会社日立製作所

引用文献：

審査官引用 (1件)

• 「VLSIシステム設計」, 19950330, 14〜15頁、232頁、376〜377頁、386〜387頁