特許

J-GLOBAL ID：200903022395019464

共用メモリを有するマルチプロセッサ・システム

発明者： フェルッチオ ツリアン ,  アンジェロ ラモリニ ,  カルロ バニョーリ ,  アンジェロ ラツァリ
出願人/特許権者： ブル アッカエンネ インフォメーション システムズ イタリア ソチエタ ペル アツィオニ
代理人 (1件)： 石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-006558
公開番号（公開出願番号）：特開平7-311751
出願日： 1994年01月25日
公開日（公表日）： 1995年11月28日
要約：

【要約】【目的】 本発明は、複数の処理を同時に遂行させるための共用メモリを有するマルチプロセッサ・システムに関し、高性能のデータ処理システムを実現するために、複数のプロセッサおよびメモリに対し比較的高速のアクセスが実行されると共に、データのコヒーレンスが保証されるようにすることを目的とする。【構成】 複数のグループのプロセッサ1〜4が、複数の共用メモリを構成するモジュールに対しアクセスを行い、プロセッサ1〜4およびモジュールの動作が、共通の同期信号により時間規定がなされ、この同期信号により時間が制御されるシステムメモリ制御ユニット15と、制御ユニット15により制御されるデータチャネル制御ユニット16と、アドレス/コマンド転送用バス17と、複数のデータチャネルI/O(i)と、メモリアドレス用チャネル18と、モジュールに対し入力/出力転送を行うメモリデータ入力/出力チャネル19とを備える。

請求項（抜粋）：

各々のグループが少なくとも一つのプロセッサを含む複数のグループのプロセッサ(1、2、3および4)が、複数の共用メモリを構成するモジュール(10、11、12、13、113および114)に対しアクセスを行い、前記のグループのプロセッサ(1、2、3および4)、および、前記の共用メモリを構成するモジュール(10、11、12、13、113および114)の動作が、共通の同期信号である周期的信号(CK)により時間規定がなされるマルチプロセッサ・システムにおいて、前記周期的信号(CK)により時間が制御されるシステムメモリ制御ユニット(15)と、前記のグループのプロセッサ(1、2、3および4)および前記システムメモリ制御ユニット(15)に接続され、かつ、前記のグループのプロセッサ(1、2、3および4)と前記モジュール(10、11、12、13、113および114)との間、および、前記のグループのプロセッサ(1、2、3および4)間で転送されるデータを除いて、アドレスおよび動作コマンドを前記システムメモリ制御ユニット(15)に転送する分岐システムバスであるアドレス/コマンド転送用バス(17)と、相互接続用の複数のロジック回路からなるデータチャネル制御ユニット(16)と、前記のグループのプロセッサ(1、2、3および4)の各々に対し単一のチャネルを有し、かつ、前記モジュール(10、11、12、13、113および114)のアドレス指定を行うためのアドレスを除いて、前記のグループのプロセッサ(1、2、3および4)と前記モジュール(10、11、12、13、113および114)との間、および、前記のグループのプロセッサ(1、2、3および4)間でデータを転送するための二地点間接続用チャネルである複数のデータチャネル(I/O(i)、例えば、I/OD1、I/OD2、I/OD3およびI/OD4)とを備え、該複数のデータチャネル(I/O(i))の各々は、、前記のグループのプロセッサ(1、2、3および4)の一つを、前記データチャネル制御ユニット(16)に対し個別に接続し、前記マルチプロセッサ・システムは、さらに、前記システムメモリ制御ユニット(15)により前記モジュール(10、11、12、13、113および114)のアドレス指定を行うために、前記アドレス/コマンド転送用バス(17)および前記モジュール(10、11、12、13、113および114)に接続されるメモリアドレス用チャネル(18)と、前記モジュール(10、11、12、13、113および114)を前記データチャネル制御ユニット(16)に連結するために、該モジュール(10、11、12、13、113および114)に対し入力/出力転送を行うメモリデータ入力/出力チャネル(19)とを備え、該データチャネル制御ユニット(16)は、前記複数のデータチャネル(I/O(i))を前記メモリデータ入力/出力チャネル(19)に選択的に接続すると共に、該複数のデータチャネル(I/O(i))自身間を選択的に接続するために、前記システムメモリ制御ユニット(15)により制御され、前記マルチプロセッサ・システムは、さらに、前記アドレス/コマンド転送用バス(17)を介して、該アドレス/コマンド転送用バス(17)上の前記プロセッサ(1、2、3および4)に送出されるような順序立ったかつ関連するコマンドおよびアドレスを受信する制御ロジック回路を、前記システムメモリ制御ユニット(15)内に備えており、該システムメモリ制御ユニット(15)は、前記コマンドの実行のために必要なリソースと、必要な時間における該リソースの使用可能性とを指定し、さらに、前記の関連するコマンドおよびアドレスを前記メモリアドレス用チャネル(18)上に転送し、同時に、前記リソースが使用可能な場合に、一つのモジュールを選択するための信号を前記メモリアドレス用チャネル(18)上に転送し、そして、前記複数のデータチャネル(I/O(i))自身間の選択的な相互接続、および、該複数のデータチャネル(I/O(i))と前記データチャネル制御ユニット(16)における前記メモリデータ入力/出力チャネル(19)との相互接続に関する指示と時間規定を行うことを特徴とするマルチプロセッサ・システム。

IPC (5件)：

G06F 15/163 ,  G06F 9/46 360 ,  G06F 12/06 530 ,  G06F 12/08 310 ,  G06F 13/12 310