特許

J-GLOBAL ID：200903022396988460

半導体集積回路装置、及び半導体集積回路の構成方法

発明者： ▲高▼木 潔
出願人/特許権者： コニカミノルタホールディングス株式会社
代理人 (1件)： 荒船 博司
公報種別：公開公報
出願番号（国際出願番号）：特願2002-174176
公開番号（公開出願番号）：特開2004-022724
出願日： 2002年06月14日
公開日（公表日）： 2004年01月22日
要約：

【課題】本発明の課題は、消費電力を低減する半導体集積回路装置を提供することである。【解決手段】CPU11は、回路再構成処理において、温度センサ15により検出したFPGA12の温度が許容温度以上に高いか否かを判別し、高かった場合は現在の動作周波数より低い動作周波数を設定し出力するよう制御信号をPLL回路14に出力するとともに、設定した動作周波数に応じた回路データをROM13からFPGA12に出力させてFPGA12に該回路データに基づいて再構成するよう制御信号を出力する。一方、検出した温度が許容温度より低い場合、現在の動作周波数より高い動作周波数を設定し出力するよう制御信号をPLL回路14に出力するとともに、設定した動作周波数に応じた回路データをROM13からFPGA12に出力させてFPGA12に該回路データに基づいて再構成するよう制御信号を出力する。【選択図】 図1

請求項（抜粋）：

回路構成を記述した回路情報に基づいて回路構成の再構成が可能なプログラマブル論理装置を含む半導体集積回路装置において、 前記プログラマブル論理装置の消費電力に応じた回路情報を複数記憶する記憶手段と、 前記プログラマブル論理装置の消費電力を検出する検出手段と、 前記検出手段により検出された消費電力に応じた回路情報を前記記憶手段から読み出し、当該回路情報に基づいて前記プログラマブル論理装置の回路構成を再構成する再構成手段と、 を備えることを特徴とする半導体集積回路装置。

IPC (5件)：

H01L21/822 ,  H01L21/82 ,  H01L27/04 ,  H03K19/173 ,  H03K19/177

FI (5件)：

H01L27/04 F ,  H03K19/173 101 ,  H03K19/177 ,  H01L27/04 U ,  H01L21/82 A

Fターム (23件)：

5F038AZ08 ,  5F038DF01 ,  5F038DF04 ,  5F038DF05 ,  5F038DF08 ,  5F038DF11 ,  5F038DF17 ,  5F038EZ20 ,  5F064AA07 ,  5F064BB09 ,  5F064BB14 ,  5F064BB15 ,  5F064BB19 ,  5F064FF07 ,  5F064FF36 ,  5F064FF52 ,  5J042BA01 ,  5J042BA10 ,  5J042BA11 ,  5J042CA00 ,  5J042CA15 ,  5J042CA20 ,  5J042DA02