特許

J-GLOBAL ID：200903022407475207

集積回路

発明者： ジュリアン、シュミッツ ,  アンドレアス、エイチ.モントレー
出願人/特許権者： コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ
代理人 (1件)： 吉武 賢次 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2001-524146
公開番号（公開出願番号）：特表2003-509863
出願日： 2000年08月30日
公開日（公表日）： 2003年03月11日
要約：

【要約】サブミクロンのチャネルを有するトランジスタにおいて、しきい値電圧を低下するなどのショートチャネル効果がソース/ドレイン領域へのハロー(またはポケット)注入により抑制される。この作業はLDD打ち込みと一緒に行われる。しかし、ハロー打ち込みはトランジスタのアナログ性能を低下させる。ショートチャネル効果の抑制に高いアナログ性能を組合わせるために、アナログ機能を意図されていないトランジスタT1のみにハロー打ち込み部(16)を設けること、およびアナログトランジスタT2をハロー打ち込みを防止するマスク(15)を設けることが可能である。トランジスタT2におけるハロー打ち込みを避けるために、このトランジスタにはトランジスタT1のチャネルより長いチャネルが設けられる。

請求項（抜粋）：

表面に隣接している第1導電型の表面領域を有する半導体ボデーを備える、ある一定の導電型の少なくとも2つの電界効果トランジスタを有し、前記表面には、前記トランジスタのソース領域及びドレイン領域を形成する、前記第1導電型とは逆の第2導電型の表面領域が設けられている集積回路において、前記少なくとも2つの電界効果トランジスタのうちのただ1つを第1のトランジスタとして、前記第1のトランジスタはショートチャネル効果を抑制するためのハロー打ち込み部を備え、回路においてアナログ機能を実行する他のトランジスタを第2のトランジスタとして、前記第2のトランジスタは前記ハロー打ち込み部を備えておらず、かつ前記第1のトランジスタよりも長いチャネル長さを有することを特徴とする集積回路。

IPC (2件)：

H01L 21/8234 ,  H01L 27/088

FI (2件)：

H01L 27/08 102 B ,  H01L 27/08 102 C

Fターム (9件)：

5F048AB10 ,  5F048AC01 ,  5F048BA01 ,  5F048BB03 ,  5F048BC06 ,  5F048BD04 ,  5F048BD10 ,  5F048BE04 ,  5F048BG14