特許
J-GLOBAL ID：200903022411039233
データ通信交換のためのパケットアセンブリハードウェア
発明者：
出願人/特許権者：
代理人 (1件)：
川口 義雄 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-555396
公開番号（公開出願番号）：特表2002-518938
出願日： 1999年06月15日
公開日（公表日）： 2002年06月25日
要約：
【要約】データ通信交換エンジンの「オンザフライ」パケットアセンブリは、複数ビットのバースト状で、別々に提供されたヘッダおよび分離されたパケットを組み立て、一方では、そのような「塊の」伝送によって作られる整列ミスを修正する。着信ヘッダおよび対応する発信ヘッダが初めに半幅のずれをすると(すなわち、一方は全幅で終了し、もう一方は半幅で終了する)、発信ヘッダの最後の半幅および分離されたパケットの最初の半幅を整列するために、整列装置は、分離されたパケットを半幅だけ再整列する。また、発信ヘッダが半幅で終了するとき、発信ヘッダと分離されたパケットの間に残ってしまう隙間をつなぐために、マージャ・マルチプレクサは、発信ヘッダの最後の半幅および分離されたパケットの最初の半幅を結合する。連続して実行される整列およびマージャ機能は、発信ヘッダおよび分離されたパケットを出力において、連続的な方法で容易に転送することができるカプセル化されたパケットにフォーマット化する。更新装置は、発信ヘッダおよび分離されたパケット内の選択フィールドの「オンザフライ」更新を実行するためにパケットアセンブリにおいて実行される。
請求項（抜粋）：
別々の入力から受け取ったデータの第1の論理ブロックおよび第2の論理ブロックを、共用出力への配信のために、データの連続する論理ブロックに結合する方法であって、 第1の論理ブロックおよび第2の論理ブロックが、バーストサイクル当たり全幅までのレートで、連続する半幅状で入力され、 第1の論理ブロックおよび第2の論理ブロックが、半幅または全幅のどちらか一方で、開始しかつ終了し、 (a)第1の論理ブロックと第2の論理ブロックの間に、半幅のずれがあるかどうかを決定するステップと、 (b)半幅のずれがある場合、半幅だけ第2の論理ブロックの各入力を再整列するステップと、 (c)第1の論理ブロックの最後の半幅が配信のために利用可能になる前の各バーストサイクルにおいて、第1の論理ブロックの全幅を出力へ配信するステップと、 (d)第1の論理ブロックの最後の半幅が配信のために利用可能であるバーストサイクルにおいて、第1の論理ブロックが半幅で終了する場合には、第1の論理ブロックの半幅および第2の論理ブロックの半幅を出力へ配信し、それ以外の場合には、第1の論理ブロックの全幅を出力へ配信するステップと、 (e)その後、第2の論理ブロックの最後の半幅が配信のために利用可能になる前の各バーストサイクルにおいて、第2の論理ブロックの全幅を出力へ配信するステップと、 (f)第2の論理ブロックの最後の半幅が配信のために利用可能であるバーストサイクルにおいて、ステップ(b)において再整列された第2の論理ブロックが半幅で終了する場合には、第2の論理ブロックの半幅を出力へ配信し、それ以外の場合には、第2の論理ブロックの全幅を出力へ配信するステップと、を含む方法。
Fターム (9件)：
5K030GA01
, 5K030GA11
, 5K030HA08
, 5K030HB28
, 5K030HD03
, 5K030JA05
, 5K030JA11
, 5K030LE06
, 5K030LE13
