特許

J-GLOBAL ID：200903022419345198

半導体装置

発明者： 中西 甚吾
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-325394
公開番号（公開出願番号）：特開2002-135237
出願日： 2000年10月25日
公開日（公表日）： 2002年05月10日
要約：

【要約】【課題】 スリープモード時の消費電流を低減しかつスリープモード完了時の再ロック時間を短縮することのできる位相同期回路を含む内部クロック発生回路を提供する。【解決手段】 位相同期回路としてデジタルPLL回路(9)を用い、スリープモード時、このデジタルPLL回路の位相調整情報を保持する。具体的に、デジタルPLL回路を他回路から孤立状態に設定する。

請求項（抜粋）：

外部からの基準クロック信号に位相同期した内部クロック信号を、前記基準クロック信号と前記内部クロック信号に対応するクロック信号との位相比較結果に基づいて生成するための位相同期回路、前記位相同期回路からの内部クロック信号に同期して動作する内部回路、および動作モード指示信号に応答して、前記位相同期回路の位相比較動作による前記内部クロック信号の少なくとも位相調整情報を保持するための制御回路を備える、半導体装置。

IPC (8件)：

H04L 7/033 ,  G06F 1/32 ,  G06F 1/04 301 ,  G06F 1/10 ,  G06F 1/12 ,  G06F 13/42 350 ,  H03K 5/14 ,  H03L 7/06

FI (8件)：

G06F 1/04 301 C ,  G06F 13/42 350 B ,  H03K 5/14 ,  H04L 7/02 B ,  G06F 1/00 332 Z ,  G06F 1/04 330 A ,  G06F 1/04 340 A ,  H03L 7/06 B

Fターム (35件)：

5B011EA09 ,  5B011LL13 ,  5B077FF11 ,  5B077GG04 ,  5B077GG15 ,  5B077GG34 ,  5B077MM02 ,  5B079BA11 ,  5B079BB01 ,  5B079BC01 ,  5B079BC03 ,  5B079CC02 ,  5B079CC14 ,  5B079DD08 ,  5B079DD13 ,  5J001AA11 ,  5J001BB23 ,  5J001DD09 ,  5J106AA05 ,  5J106CC24 ,  5J106CC59 ,  5J106DD08 ,  5J106DD38 ,  5J106DD39 ,  5J106DD42 ,  5J106KK03 ,  5J106KK40 ,  5K047AA02 ,  5K047GG10 ,  5K047GG45 ,  5K047GG52 ,  5K047MM27 ,  5K047MM36 ,  5K047MM48 ,  5K047MM63