特許

J-GLOBAL ID：200903022438209874

半導体装置

発明者： 田中 荘一郎
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平9-006093
公開番号（公開出願番号）：特開平10-209390
出願日： 1997年01月17日
公開日（公表日）： 1998年08月07日
要約：

【要約】【課題】 積層構造の異なる2つの配線層領域の境界部に生じる膜ストレスや液トラップの問題を解消することができる半導体装置を提供する。【解決手段】 シリコン基板110上に3つの配線層を有するDRAM部120と単層の配線層を有するLogic部130を形成する。DRAM部120とLogic部130との境界部にダミー層部160を形成する。ダミー層部160は、DRAM部120の第1〜第3の配線層122、124、126に対応する第1〜第3のダミー配線層162、164、166を、階段状にずらすことにより形成する。この結果、ダミー層部160は、急な段差をもたない、なだらかな階段状に形成されるため、この部分の絶縁皮膜層156における膜ストレスが軽減できる。また、洗浄液等の液トラップが付着しても、ウォータマークの残留を排除できる。

請求項（抜粋）：

半導体基板上に積層構造の異なる配線層領域を隣接して形成した半導体装置において、積層構造の異なる2つの配線層領域の境界部に、この境界部における段差を緩和するダミー層部を有し、前記ダミー層部は、多層側の配線層領域の配線層に対応するダミー配線層を、少層側の配線層領域方向に階段状にずらすことにより形成されている、ことを特徴とする半導体装置。

IPC (5件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/82 ,  H01L 21/3205 ,  H01L 27/10 461

FI (4件)：

H01L 27/10 681 F ,  H01L 27/10 461 ,  H01L 21/82 W ,  H01L 21/88 Z