特許

J-GLOBAL ID：200903022471720630

トリプルウェル構造の半導体集積回路の製造方法

発明者： 内田 哲弥
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 高橋 詔男 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-053912
公開番号（公開出願番号）：特開平11-251449
出願日： 1998年03月05日
公開日（公表日）： 1999年09月17日
要約：

【要約】【課題】 工程数を増加させずに1チップ内に2種類のゲート酸化膜厚のMOSFETを形成することができるトリプルウェル構造の半導体集積回路の製造方法を提供する。【解決手段】 N型シリコン基板1にNウェル、Pウェル、素子分離を形成した後、熱酸化により全面にシリコン酸化膜33を形成し、続いてシリコン酸化膜の必要とする領域をレジストでマスク34し、続いてNウェル及びPウェルの底部に飛程が来る程度の注入エネルギーでボロンイオンをイオン注入し、このイオン注入後、レジストマスク34で覆われていない領域のシリコン酸化膜33をエッチング除去し、続いてレジストを除去して全面をもう一度熱酸化してレジストで覆っていた領域には厚いゲート酸化膜36を形成し、覆っていなかった領域には薄いゲート酸化膜35を形成し、その後通常の半導体製造工程に従ってゲート電極、ソース及びドレイン拡散層を形成する。

請求項（抜粋）：

トリプルウェル構造の半導体集積回路の製造方法であって、埋め込み不純物層のイオン注入マスクを同時にシリコン酸化膜のエッチングマスクに用い、このエッチングを利用して1チップで2種類の膜厚のゲート酸化膜を形成することを特徴とするトリプルウェル構造の半導体集積回路の製造方法。

IPC (6件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 27/108 ,  H01L 21/8242

FI (3件)：

H01L 27/08 321 B ,  H01L 27/10 381 ,  H01L 27/10 601