特許

J-GLOBAL ID：200903022482708462

半導体記憶装置

発明者： 池田 直史
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平11-221777
公開番号（公開出願番号）：特開2001-053167
出願日： 1999年08月04日
公開日（公表日）： 2001年02月23日
要約：

【要約】【課題】DRAMゲインセルの誤動作を防止する。【解決手段】一方電極が読み出しワード線RWLに接続されたキャパシタCAPと、電源電圧の供給線VDDとビット線BLとの間に接続され、制御電極がキャパシタCAPの他方電極に接続された第1導電型の読み出しトランジスタTRと、キャパシタCAPの他方電極とビット線BLとの間に接続され、制御電極が書き込みワード線WWLに接続された第2導電型の書き込みトランジスタTWとをメモリセルMC内に有する。ワード線がトランジスタごとに設けられ、ワード線印加電圧に対する各トランジスタの動作マージンが拡大している。

請求項（抜粋）：

一方電極が読み出しワード線に接続されたキャパシタと、電源電圧の供給線とビット線との間に接続され、制御電極が上記キャパシタの他方電極に接続された第1導電型の読み出しトランジスタと、上記キャパシタの他方電極と上記ビット線との間に接続され、制御電極が書き込みワード線に接続された第2導電型の書き込みトランジスタとをメモリセル内に有する半導体記憶装置。

IPC (4件)：

H01L 21/8242 ,  H01L 27/108 ,  G11C 11/405 ,  G11C 11/402

FI (3件)：

H01L 27/10 321 ,  G11C 11/34 352 B ,  G11C 11/34 352 F

Fターム (15件)：

5B024AA04 ,  5B024BA01 ,  5B024BA03 ,  5B024BA09 ,  5B024BA13 ,  5B024CA03 ,  5B024CA07 ,  5F083AD69 ,  5F083GA11 ,  5F083HA02 ,  5F083LA01 ,  5F083LA03 ,  5F083LA16 ,  5F083MA06 ,  5F083MA20