特許
J-GLOBAL ID：200903022503120355
ラッチ制御型出力ドライバ
発明者：
出願人/特許権者：
代理人 (1件)：
小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-149633
公開番号（公開出願番号）：特開平7-141875
出願日： 1994年06月30日
公開日（公表日）： 1995年06月02日
要約：
【要約】【目的】 2個以上のラッチによって制御される出力ドライバにおいてクローバー条件が発生することを防止する装置を提供する。【構成】 本発明に基づく出力ドライバは、高電源電圧と低電源電圧との間に直列接続したプルアップトランジスタ及びプルダウントランジスタを有している。各トランジスタはそのゲートに接続したラッチによって制御される。制御トランジスタがラッチへの入力と電源電圧との間に交差結合されており、少なくとも1個のラッチを強制的に既知の状態とさせる。このことは、両方のトランジスタが同時的にターンオンすることを防止する。
請求項（抜粋）：
ラッチ制御型出力ドライバ回路において、プルアップトランジスタとプルダウントランジスタとを有する出力ドライバ回路が設けられており、前記プルアップトランジスタのドレインは高電源電圧へ接続しており且つソースは前記プルダウントランジスタのドレインへ接続しており、且つ前記プルダウントランジスタのソースは低電源電圧へ接続しており、入力と出力とを具備する第一ラッチ回路が設けられており、前記第一ラッチ回路の出力は前記プルアップトランジスタのゲートへ接続しており、入力と出力とを具備する第二ラッチ回路が設けられており、前記第二ラッチ回路の出力は前記プルダウントランジスタのゲートへ接続しており、前記第一ラッチ回路の入力へ接続した出力を有する第一ゲートが設けられており、前記第二ラッチ回路の入力へ接続した出力を有する第二ゲートが設けられており、ソースを高電源電圧へ接続し、ドレインを前記第一ラッチ回路の入力へ接続し且つゲートを前記第二ラッチ回路の入力へ接続した第一制御トランジスタが設けられており、ソースを前記高電源電圧へ接続し、ドレインを前記第二ラッチ回路の入力へ接続し、且つゲートを前記第一ラッチ回路の入力へ接続した第二制御トランジスタが設けられている、ことを特徴とするラッチ制御型出力ドライバ回路。
IPC (4件)：
G11C 11/409
, G11C 11/417
, G11C 16/06
, H03K 19/0175
G11C 11/34 354 A
, G11C 11/34 305
, G11C 17/00 309 Z
, H03K 19/00 101 F
