特許

J-GLOBAL ID：200903022508182790

半導体集積回路装置の製造方法

発明者： 青木 英雄 ,  川北 惠三 ,  関口 敏宏 ,  只木 ▲芳▼▲隆▼ ,  松永 勝稔
出願人/特許権者： 株式会社日立製作所 ,  日本テキサス・インスツルメンツ株式会社
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-335257
公開番号（公開出願番号）：特開平10-173152
出願日： 1996年12月16日
公開日（公表日）： 1998年06月26日
要約：

【要約】【課題】 DRAMを有する半導体集積回路装置の製造歩留まりを向上することができる技術を提供する。【解決手段】 メモリセル選択用MISFETの上方に、ゲート電極FGによる段差を平坦化するためのBPSG膜12を形成し、その後、このBPSG膜12の上方に770〜800°Cの温度の熱CVD法によって厚さ約25nmの応力の小さい窒化シリコン膜24を形成することにより、BPSG膜12中でのボイドの発生を抑え、また、半導体ウエハの反りを小さくして半導体製造装置における半導体ウエハの吸着不良の発生を抑える。

請求項（抜粋）：

メモリセル選択用MISFETの上方に情報蓄積用容量素子を配置したDRAMを有する半導体集積回路装置の製造方法であって、下記の工程(a)〜(e)を有することを特徴とする半導体集積回路装置の製造方法、(a)前記メモリセル選択用MISFETの上方にBPSG膜を堆積した後、前記BPSG膜の表面を平坦化する工程、(b)前記メモリセル選択用MISFETの一方の半導体領域に接続されるビット線を形成する工程、(c)前記ビット線の上方に770〜800°Cの温度の熱CVD法によって厚さ20〜40nmの窒化シリコン膜を堆積する工程、(d)前記メモリセル選択用MISFETの他方の半導体領域に接続される前記情報蓄積用容量素子の蓄積電極を形成する工程、(e)前記蓄積電極を形成する際に用いられたダミー酸化膜をウエットエッチングにより除去する工程。

IPC (7件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/316 ,  H01L 21/318 ,  H01L 21/3205 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

H01L 27/10 621 C ,  H01L 21/316 H ,  H01L 21/318 B ,  H01L 21/88 K ,  H01L 27/04 C