特許
J-GLOBAL ID：200903022509869145

薄膜トランジスタ、フォトセンサ及びその製造方法

発明者：
腰塚 靖雄

腰塚 靖雄 について

, 
森川 茂

森川 茂 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


代理人 (1件)： 鹿嶋 英實
公報種別：公開公報
出願番号（国際出願番号）：特願2001-286235
公開番号（公開出願番号）：特開2003-101029
出願日： 2001年09月20日
公開日（公表日）： 2003年04月04日
要約：
【要約】【課題】 画像読取装置等に適用されるダブルゲート型フォトセンサにおいて、ドライエッチング工程における半導体層へのエッチングダメージを軽減して、良好な素子特性を得ることができるフォトセンサ及びその製造方法を提供する。【解決手段】 ダブルゲート型フォトセンサ10は、励起光の入射により電子-正孔対を生成する半導体層11と、半導体層11の両端側に、各々不純物層16d、16sを介して設けられたドレイン電極12d及びソース電極12sと、半導体層11の下方に、ボトムゲート絶縁膜15を介して設けられたボトムゲート電極17と、半導体層11の上方に、トップゲート絶縁膜14を介して設けられたトップゲート電極18と、を備え、半導体層11及び不純物層16d、16sは、高周波放電の印加電力を概ね1.0kW未満に設定して生成された反応性ガスプラズマを用いたプラズマエッチング法により形成されている。
請求項（抜粋）：
半導体層と、前記半導体層上に設けられたチャネル保護膜と、前記半導体層の両端側からそれぞれ前記チャネル保護膜に跨って設けられたソース電極及びドレイン電極と、を備えた薄膜トランジスタであって、前記ソース電極及び前記ドレイン電極間の下方における前記チャネル保護膜は、前記ソース電極及び前記ドレイン電極の少なくとも一方の下方における前記チャネル保護膜より、概ね10〜40nm薄いことを特徴とする薄膜トランジスタ。
IPC (4件)：
H01L 29/786 ,  H01L 21/3065 ,  H01L 27/146 ,  H01L 31/10
FI (6件)：
H01L 29/78 619 A ,  H01L 29/78 617 N ,  H01L 27/14 C ,  H01L 31/10 E ,  H01L 29/78 622 ,  H01L 21/302 J
Fターム (60件)：
4M118AA08 ,  4M118AA10 ,  4M118AB01 ,  4M118BA05 ,  4M118CA11 ,  4M118CA32 ,  4M118CB06 ,  4M118CB13 ,  4M118CB14 ,  4M118DD12 ,  4M118EA01 ,  4M118FB09 ,  4M118FB13 ,  4M118GA02 ,  4M118GA03 ,  4M118GB15 ,  5F004AA06 ,  5F004BA04 ,  5F004CA03 ,  5F004DB01 ,  5F049MA15 ,  5F049NA05 ,  5F049NB05 ,  5F049PA14 ,  5F049PA20 ,  5F049SE04 ,  5F049SE05 ,  5F049SZ20 ,  5F110AA14 ,  5F110AA26 ,  5F110BB01 ,  5F110BB10 ,  5F110BB13 ,  5F110DD02 ,  5F110EE04 ,  5F110EE07 ,  5F110EE30 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110FF03 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG25 ,  5F110GG45 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK25 ,  5F110HK33 ,  5F110HK35 ,  5F110HK39 ,  5F110NN04 ,  5F110NN14 ,  5F110NN16 ,  5F110NN24 ,  5F110NN35 ,  5F110QQ04
引用特許：
審査官引用 (2件)

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