特許
J-GLOBAL ID：200903022612063353
可変利得アンプ
発明者：
,
出願人/特許権者：
代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-364403
公開番号（公開出願番号）：特開平11-186861
出願日： 1997年12月19日
公開日（公表日）： 1999年07月09日
要約：
【要約】【課題】 回路の簡素化と低消費電力及び低雑音化を実現した可変利得アンプを提供する。【解決手段】 正相の入力信号を受ける第1の差動増幅素子の出力ノードに、基準電圧を受ける第3と第4の差動素子と、利得制御電圧を受ける第5の差動素子を設け、逆相の入力信号を受ける第2の差動増幅素子の出力ノードに、基準電圧を受ける第7と第8の差動素子と、利得制御電圧を受ける第6の差動素子を設け、上記第3、第6及び第7の差動素子の出力ノードに共通に第1の負荷抵抗を設け、上記第4、第5及び第8の差動素子の出力ノードに共通に第2の負荷抵抗を設け、上記第3と第4及び第7と第8の差動素子のサイズを同一に形成し、上記第5と第6の差動素子を上記第3、第4、第7及び第8の差動素子に対して2倍のサイズに形成して上記第1と第2の負荷抵抗で発生した電圧差を出力電圧とする。
請求項（抜粋）：
入力信号が入力ノードに供給された一対からなる第1と第2の差動増幅素子と、上記第1の差動増幅素子の出力ノードに設けられ、基準電圧を受ける第3と第4の差動素子と、利得制御電圧を受ける第5の差動素子と、上記第2の差動増幅素子の出力ノードに設けられ、基準電圧を受ける第7と第8の差動素子と、利得制御電圧を受ける第6の差動素子と、上記第3、第6及び第7の差動素子の出力ノードに共通に設けられた第1の負荷抵抗と、上記第4、第5及び第8の差動素子の出力ノードに共通に設けられた第2の負荷抵抗と備え、上記第3と第4及び第7と第8の差動素子のサイズを同一に形成し、上記第5と第6の差動素子を上記第3、第4、第7及び第8の差動素子に対して2倍のサイズに形成し、上記第1と第2の負荷抵抗で発生した電圧差を出力電圧とすることを特徴とする可変利得アンプ。
IPC (2件)：
FI (2件)：
H03G 3/10 B
, H03F 3/45 Z
