マスタースライス方式集積回路装置及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：井上一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-198002
公開番号（公開出願番号）：特開平7-099293
出願日： 1994年07月29日
公開日（公表日）： 1995年04月11日
要約：

【要約】【構成】マスタースライス方式の一形態であるゲートアレイにおいて、異なるトランジスタのチャンネル幅を持つ複数の基本セルを設定する。各基本セルをマトリクス上に配置した各ブロック領域上に配線を施す。トランジスタのチャンネル幅が異なる各々の基本セル上に、配線層で構成する論理機能を有する機能セルのレイアウトパターンを共用化する。機能セルの全ての第1層目の配線303が、横方向に設定された第1層目の電源配線Vdd301とVss302の間の領域で完結し、かつPチャンネル型MOSトランジスタおよびNチャンネル型MOSトランジスタのソースおよびドレインと第1層目の金属配線との接続用コンタクト305を、横方向に一列に構成する。【効果】スピード、集積度、消費電力等の、各々の機能ブロックに要求される性能に対して最適化できる。機能セルのレイアウトにかかる工数を削減できる。

請求項（抜粋）：

LSIチップ内にて分割された複数のブロック領域内にて、それぞれマトリクス状に配列された複数の基本セルと、前記ブロック領域内の少なくとも一方向に配列された複数の前記基本セルを、該基本セルの上層にて接続して、論理機能を有する機能セルを形成するための複数の第1配線層と、前記第1配線層と同層にて前記一方向に沿って平行に形成された、前記基本セルに電源供給するため電源配線層Vdd及び電源配線層Vssと、を有し、複数の前記ブロック領域内の各々の前記基本セルは、ソースまたはドレインを共通接続した2以上のPチャンネル型MOSトランジスターと、ソースまたはドレインを共通接続した2以上のNチャンネル型MOSトランジスターと、を対向配置して構成され、少なくとも一つの前記ブロック領域内の前記基本セルは、前記PチャンネルおよびNチャンネル型MOSトランジスターのチャンネル幅Wp、Wnが他のブロック内の前記基本セルと異なり、前記Pチャンネル及びNチャンネル型MOSトランジスターの前記ソース及び前記ドレインと複数の前記第1配線層とを接続する複数の第1のコンタクトと、前記トランジスターのゲートと前記第1配線層とを接続する第2のコンタクトとが設けられ、前記第1,第2のコンタクトは、前記電源配線層Vdd及び電源配線層Vssに対する相対的位置が、前記チャンネル幅Wp、Wnの大きさにかかわらず一定であることを特徴とするマスタースライス式集積回路装置。

IPC (3件)：

H01L 27/118 , H01L 21/8234 , H01L 27/088

FI (2件)：

H01L 21/82 M , H01L 27/08 102 G

引用特許：

審査官引用 (3件)

特開平2-270371
特開平2-082552
特開昭59-035448

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