特許
J-GLOBAL ID：200903022620195897
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-103160
公開番号（公開出願番号）：特開平5-300008
出願日： 1992年04月22日
公開日（公表日）： 1993年11月12日
要約：
【要約】【目的】 入力信号の位相に同期してクロック信号を出力するPLL回路に関し、同期応答を速くして回路動作の高速化を図ることを目的とする。【構成】 位相一致検出手段2が、現在同期している入力信号の位相と、次に同期すべき入力信号の位相との一致を検出し、位相一致検出手段2が位相一致を検出したとき、作動許可手段3が切替え手段1に作動許可を与える。これにより、切替え手段1は、PLL回路の位相検波器(PD)に出力する信号を、現在同期している入力信号から、次に同期すべき入力信号に切り替える。切替え手段1がこの切替えを実行するタイミングは、現在同期している入力信号の位相と、次に同期すべき入力信号の位相とが一致した時点であるから、PLL回路では同期ハズレを生じることがない。
請求項（抜粋）：
入力信号の位相に同期してクロック信号を出力するPLL回路において、同期すべき入力信号を切り替える切替え手段(1)と、現在同期している入力信号の位相と、次に同期すべき入力信号の位相との一致を検出する位相一致検出手段(2)と、前記位相一致検出手段(2)が位相一致を検出したとき、前記切替え手段(1)の作動を許可する作動許可手段(3)と、を有することを特徴とするPLL回路。
IPC (4件)：
H03L 7/00
, H03L 7/08
, H04B 1/74
, H04L 7/033
H03L 7/08 G
, H04L 7/02 B
